🎛️ 02 Eletrônica Digital

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📍 Área: 05 Eletrônica, Automação e Controle | 🏠 Hub Principal

Visão Geral da Disciplina

Disciplina estruturante do núcleo de 05 Eletrônica, Automação e Controle. Estabelece o arcabouço teórico, matemático e circuital para a representação, processamento determinístico, armazenamento e transmissão de informações discretas em sistemas eletroeletrônicos. O programa abrange desde os alicerces fundamentais da numeração posicional e álgebra de variáveis binárias até a síntese rigorosa de máquinas de estados sequenciais (FSM Mealy/Moore), arquitetura física de semicondutores de memória (SRAM, DRAM, FLASH), lógica reconfigurável (CPLD, FPGA) e síntese de hardware industrial com VHDL (IEEE 1076 / 1164).

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1. Mapa Estruturado das Aulas (Gold Standard)

A matriz programática desta disciplina está 100% padronizada no padrão ouro acadêmico, estruturada em 7 aulas exaustivas com equacionamento formal em KaTeX, banco de diagramas vetoriais na paleta Catppuccin Mocha e questões resolvidas de apostilas e concursos:

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2. Prontuário de Fórmulas e Relações Canônicas

2.1 Aritmética Binária e Complemento de 2 ($C_2$)

• Faixa de Representação em $N$ bits com Sinal em $C_2$: $-2^{N-1}\le X\le +2^{N-1}-1$
• Operação de Complemento de 2: $C_2(A)=\overline{A}+1=2^N-A$
• Detecção de Overflow Aritmético: $\boxed{V=C_{\text{in},N-1}\oplus C_{\text{out},N-1}}$ O transbordamento ocorre se, e somente se, o transporte que entra no bit mais significativo (MSB) for diferente do transporte que dele sai.

2.2 Álgebra de Boole e Teoremas de De Morgan

• Dualidade de De Morgan: $\boxed{\overline{A\cdot B}=\overline{A}+\overline{B}}$ $\boxed{\overline{A+B}=\overline{A}\cdot \overline{B}}$
• Teorema do Consenso: $AB+\overline{A}C+BC=AB+\overline{A}C$

2.3 Circuitos Aritméticos e Carry Lookahead (CLA)

• Meio-Somador (Half Adder): $S=A\oplus B,C_{\text{out}}=A\cdot B$
• Somador Completo (Full Adder): $S_i=A_i\oplus B_i\oplus C_i$ $C_{i+1}=A_i{B}_i+C_i(A_i\oplus B_i)=G_i+P_i{C}_i$
• Termos de Geração ($G_i$) e Propagação ($P_i$): $G_i=A_i\cdot B_i,P_i=A_i\oplus B_i$
• Equações de Transporte Antecipado de 4 bits: $C_1=G_0+P_0{C}_0$ $C_2=G_1+P_1{G}_0+P_1{P}_0{C}_0$ $C_3=G_2+P_2{G}_1+P_2{P}_1{G}_0+P_2{P}_1{P}_0{C}_0$ $C_4=G_3+P_3{G}_2+P_3{P}_2{G}_1+P_3{P}_2{P}_1{G}_0+P_3{P}_2{P}_1{P}_0{C}_0$

2.4 Lógica Sequencial e Restrições Temporais

• Equação Característica do Flip-Flop D: $Q(t+1)=D$
• Equação Característica do Flip-Flop JK: $Q(t+1)=J\overline{Q}(t)+\overline{K}Q(t)$
• Equação Característica do Flip-Flop T: $Q(t+1)=T\oplus Q(t)=T\overline{Q}(t)+\overline{T}Q(t)$
• Restrição de Período Mínimo de Clock (Sem Violação de Setup): $\boxed{T_{\text{clk}}\ge t_{pd,\text{FF}}+t_{pd,\text{comb}}+t_{\text{su}}}$
• Restrição Contra Violação de Hold (Imunidade a Corrida de Dados): $\boxed{t_{cd,\text{FF}}+t_{cd,\text{comb}}\ge t_h}$

2.5 Máquinas de Estados Finitos (FSM)

• Modelo de Mealy: Saídas dependem do estado presente e das entradas atuais: $Y(t)=\lambda (S(t),X(t))$
• Modelo de Moore: Saídas dependem estritamente do estado presente: $Y(t)=\mu (S(t))$
• Número de Flip-Flops para $M$ Estados conforme a Codificação: $\boxed{N_{\text{Binaˊria / Gray}}=\lceil {\log }_{2}M\rceil ,N_{\text{Johnson}}=\lceil \frac{M}{2}\rceil ,N_{\text{One-Hot}}=M}$

2.6 Memórias e Lógica Programável

• Capacidade de Armazenamento: $\text{Capacidade (bits)}=2^k\times m$ Onde $k$ é a largura do barramento de endereços e $m$ é a largura do barramento de dados.
• Número de Linhas de Endereço Exigidas: $k={\log }_2(\text{Nuˊmero de Posic¸o˜es})$
• Período Mínimo de Clock Pós-Roteamento em FPGAs (Static Timing Analysis): $\boxed{T_{\text{clk, mıˊn}}=t_{\text{CO, FF}}+t_{\text{loˊgica (LUTs)}}+t_{\text{roteamento}}+t_{\text{su}}-t_{\text{skew}}}$

2.7 Síntese de Hardware com VHDL (IEEE 1076 / 1164)

• Dualidade de Objetos de Dados:
  • SIGNAL (<=): Conexão física com atualização agendada (delta-delay $\Delta t$); declarado na ARCHITECTURE, PACKAGE ou ENTITY;
  • VARIABLE (:=): Armazenamento local com atualização imediata; declarada apenas em PROCESS, FUNCTION ou PROCEDURE.
• Conversões Canônicas de Tipos (IEEE.NUMERIC_STD): $\boxed{\text{slv <= std\_logic\_vector(to\_unsigned(int\_val, N));}}$ $\boxed{\text{int\_val <= to\_integer(unsigned(slv));}}$
• Correspondência entre Instruções Concorrentes e Sequenciais:
  • Concorrente WHEN / ELSE $⟺$ Sequencial IF / ELSIF / ELSE (Multiplexadores em cascata com prioridade);
  • Concorrente WITH / SELECT / WHEN $⟺$ Sequencial CASE / WHEN (Multiplexador paralelo único sem prioridade);
  • Concorrente FOR / IF GENERATE $⟺$ Sequencial FOR / WHILE LOOP (Replicação espacial de lógica).

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3. Catálogo de Diagramas Vetoriais Integrados

Todos os 10 esquemáticos da disciplina estão desenhados na paleta Catppuccin Mocha, com tipografia legível e zero sobreposição de textos:

1. digital_portas_logicas_postulados_boole.svg - Simbologia ANSI/IEEE, tabelas-verdade e postulados de Boole.
2. digital_mapa_karnaugh_simplificacao_implicantes.svg - Mapas de Karnaugh de 3 e 4 variáveis, código Gray, toroide e implicantes.
3. digital_circuitos_aritmeticos_somador_ula.svg - Half/Full Adder, arquitetura Ripple Carry e Carry Lookahead de 4 bits.
4. digital_decodificadores_multiplexadores_barramento.svg - Decodificadores, MUX 4:1 e 8:1 como geradores universais e buffers Tri-State.
5. digital_latches_flipflops_tabelas_temporizacao.svg - Latch SR, Flip-Flops D/JK/T, parâmetros $t_{su},t_h$ e diagrama de metaestabilidade.
6. digital_contadores_sincronos_assincronos_modulo.svg - Contador assíncrono ripple vs síncrono paralelo e truncamento MOD-N.
7. digital_registradores_deslocamento_siso_pipo.svg - Topologias SISO, SIPO, PISO, PIPO e registrador bidirecional 74194.
8. digital_maquina_estados_fsm_mealy_moore.svg - Diagramas de estado, blocos canônicos de Mealy e Moore e temporização de saída.
9. digital_dispositivos_memoria_arquitetura_sram_dram.svg - Organização 2D de memória, célula SRAM 6T e célula DRAM 1T-1C.
10. digital_vhdl_fluxo_projeto_arquitetura_rtl.svg - Fluxo EDA para FPGAs (Design Entry, Síntese RTL, Place & Route, Bitstream), anatomia ENTITY/ARCHITECTURE e inferência RTL concorrente vs. sequencial.

3.1 Laboratório Virtual Interativo (HTML5 + SVG + VHDL)

🕹️ Simulador Dinâmico Interativo: Mapa de Karnaugh 4V, Síntese VHDL Concorrente e Máquinas de Estados (FSM Moore vs. Mealy)

Laboratório duplo 100% interativo para minimização booleana no toroide $4\times 4$ (com detecção automática de Hazards Estáticos-1, inclusão de Termos de Consenso, esquemático de portas AND-OR e gerador de código VHDL concorrente) e simulação temporal passo a passo de Máquinas de Estados Finitos (comparando Moore vs. Mealy e codificações Binária, Gray e One-Hot FPGA em VHDL de 2 processos): 👉 ▶️ Clique para Abrir o Simulador em Tela Cheia no Navegador (Arquivo no cofre: [[simulador_mapa_karnaugh_sintese_vhdl_fsm.html]])

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4. Materiais Didáticos e Materiais Teóricos de Referência Integrados

4.1 Apostilas de Eletrônica Digital Clássica (Módulos 1 a 5)

• Apostila 01 - Sistemas de Numeração, Portas Lógicas e Álgebra Booleana
• Apostila 02 - Simplificação de Circuitos Lógicos e Mapas de Karnaugh
• Apostila 03 - Circuitos Combinacionais (Aritméticos, Codificadores e Multiplexadores)
• Apostila 04 - Circuitos Sequenciais (Flip-Flops, Contadores, Registradores e FSM)
• Apostila 05 - Dispositivos de Memória Semicondutora e Lógica Programável

4.2 Acervo de Lógica Programável, FPGAs e VHDL (Baseado em Pedroni)

• Fluxo de Projeto para PLDs — Design Entry, Síntese RTL, Implementação (Translate, Map, Place & Route), Restrições, Floor-Planning, Análise Temporal e Bitstream (Integrado na Aula 06 e Aula 07).
• Objetos e Tipos de Dados — Objetos (SIGNAL, VARIABLE, CONSTANT, FILE), tipos escalares/compostos, padrão STD_LOGIC (IEEE 1164), UNSIGNED/SIGNED, ARRAY, RECORD e conversões numeric_std (Integrado na Aula 07).
• Código Concorrente — Operadores, atribuições condicionais WHEN/ELSE, atribuições selecionadas WITH/SELECT e replicação estrutural com GENERATE (Integrado na Aula 07).
• Código Sequencial — Blocos PROCESS, lista de sensibilidade, IF, CASE, WAIT, estruturas LOOP, inferência de Flip-Flops e comparação SIGNAL vs. VARIABLE (Integrado na Aula 07).
• Máquinas de Estados Finitos — Estruturas de FSMs (Moore vs. Mealy), codificações de estados (Binária, Gray, Johnson, One-Hot) e projeto VHDL em 2 processos (Integrado na Aula 05).
• Função e Procedimento — Subprogramas sequenciais, funções (FUNCTION) puras e procedimentos (PROCEDURE) com parâmetros IN, OUT e INOUT (Integrado na Aula 07).
• Pacote e Componente — Organização modular com PACKAGE e PACKAGE BODY, declaração de COMPONENT, PORT MAP (posicional/nominal) e GENERIC MAP (Integrado na Aula 07).

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5. Integração Multidisciplinar e Conexões no Vault

A disciplina de Eletrônica Digital fundamenta diretamente:

• 01 Eletrônica Analógica: A eletrônica analógica descreve a física dos transistores que compõem os inversores CMOS e as portas lógicas digitais.
• 05 Microprocessadores: Arquitetura Von Neumann/Harvard, conjuntos de instruções ISA, barramentos de controle e ciclo de busca/execução de registradores derivam dos circuitos sequenciais.
• 06 Projetos e Códigos Arduino: Programação de microcontroladores AVR (ATmega328P), temporizadores CTC/PWM, portas GPIO e conversores A/D operam sob os conceitos de temporização e barramentos digitais.
• 09 Sistemas de Proteção e Medição: Os relés digitais IED utilizam processadores digitais de sinal (DSP) e FPGAs/memórias para amostragem fasorial e algoritmos lógicos ANSI (50/51, 87, 21).

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6. Referências Bibliográficas Normativas

1. PEDRONI, Volnei A. Circuit Design with VHDL. 2nd ed. Cambridge, MA: MIT Press, 2010.
2. TOCCI, Ronald J.; WIDMER, Neal S.; MOSS, Gregory L. Sistemas Digitais: Princípios e Aplicações. 12ª ed. São Paulo: Pearson, 2018.
3. MANO, M. Morris; CILETTI, Michael D. Digital Design: With an Introduction to the Verilog HDL, VHDL, and SystemVerilog. 6th ed. Pearson, 2018.
4. FLOYD, Thomas L. Sistemas Digitais: Fundamentos e Aplicações. 11ª ed. Porto Alegre: Bookman, 2015.
5. HARRIS, David Money; HARRIS, Sarah L. Digital Design and Computer Architecture. 2nd ed. Morgan Kaufmann, 2012.
6. IDELBRANDO, Nelson; CAPUANO, Francisco G. Elementos de Eletrônica Digital. 41ª ed. São Paulo: Érica, 2014.