Aula 03 - Circuitos Lógicos Combinacionais (Aritméticos, Conversores, MUX e DEMUX)

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1. Introdução à Lógica Combinacional MSI

Os circuitos lógicos combinacionais são caracterizados pelo fato de que suas saídas dependem estritamente e exclusivamente da combinação presente de suas entradas em um dado instante, sem qualquer dependência de eventos passados ou mecanismos de realimentação/memória interna:

$Y_k=f_k(X_0,X_1,\dots ,X_{n-1})$

Enquanto os circuitos SSI (Small-Scale Integration) englobam portas lógicas avulsas (inversores, AND, OR), a categoria MSI (Medium-Scale Integration) congrega blocos funcionais completos contendo de dezenas a centenas de portas interconectadas em um único chip, tais como somadores, codificadores, decodificadores e multiplexadores.

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📌 Sumário da Aula

1. 2. Circuitos Aritméticos Digitais
   • 2.1 Meio-Somador (*Half Adder* — HA)
   • 2.2 Somador Completo (*Full Adder* — FA)
   • 2.3 Somador/Subtrator Paralelo de 4 Bits com Propagação de Transporte (*Ripple Carry*)
   • 2.4 Aceleração por Antecipação de Transporte (*Carry Lookahead Adder* — CLA)
2. 3. Codificadores e Decodificadores
   • 3.1 Codificadores de Prioridade (CI 74147 / 74148)
   • 3.2 Decodificador Binário de Linha (CI 74138 — 3 para 8)
   • 3.3 Decodificador BCD para 7 Segmentos (CI 7447 / 7448)
3. 4. Multiplexadores e Demultiplexadores
   • 4.1 Multiplexador (MUX / Seletor de Dados — CI 74151)
   • 4.2 Teorema da Síntese Lógica Universal com Multiplexador
   • 4.3 Demultiplexador (DEMUX) e Roteamento
4. 5. Buffers Tri-State e Barramentos Compartilhados
5. 6. Questões Resolvidas das Materiais Teóricos de Referência

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2. Circuitos Aritméticos Digitais

2.1 Meio-Somador (Half Adder — HA)

O meio-somador realiza a adição aritmética de dois bits independentes $A$ e $B$, gerando a soma $S$ e o transporte de saída (Carry-out $C_{out}$):

$\text{Tabela-Verdade: }(0+0=00_2,0+1=01_2,1+0=01_2,1+1=10_2)$

$S=A\oplus B=A\overline{B}+\overline{A}B$ $C_{out}=A\cdot B$

Limitação: O meio-somador não possui entrada para o transporte proveniente de um estágio de menor significância anterior ($C_{in}$), sendo inapto para a concatenação em estágios intermediários de somadores paralelos.

2.2 Somador Completo (Full Adder — FA)

O somador completo opera sobre três operandos binários simultâneos: os bits de dados $A$ e $B$ e o bit de transporte de entrada $C_{in}$.

$\text{Tabela-Verdade do Somador Completo:}$

$A$	$B$	$C_{in}$	$S$ (Soma)	$C_{out}$ (Transporte)
0	0	0	0	0
0	0	1	1	0
0	1	0	1	0
0	1	1	0	1
1	0	0	1	0
1	0	1	0	1
1	1	0	0	1
1	1	1	1	1

As equações deduzidas por mapa de Karnaugh revelam:

$S=A\oplus B\oplus C_{in}$ $C_{out}=A\cdot B+C_{in}\cdot (A\oplus B)=A\cdot B+B\cdot C_{in}+A\cdot C_{in}$

Um somador completo é fisicamente implementado através da interconexão de dois Meio-Somadores (HA) e uma porta OR:

1. O primeiro HA soma $A$ e $B$, gerando $S_1=A\oplus B$ e $C_1=A\cdot B$;
2. O segundo HA soma $S_1$ com $C_{in}$, gerando $S=S_1\oplus C_{in}=A\oplus B\oplus C_{in}$ e $C_2=S_1\cdot C_{in}$;
3. A porta OR combina os transportes parciais: $C_{out}=C_1+C_2$.

2.3 Somador/Subtrator Paralelo de 4 Bits com Propagação de Transporte (Ripple Carry)

Para operar palavras binárias de $n$ bits, cascateiam-se $n$ estágios de somadores completos ligando $C_{out,i}$ diretamente ao $C_{in,i+1}$.

Para integrar a subtração em Complemento de 2 sem duplicar o hardware:

• Cada bit $B_i$ passa por uma porta XOR alimentada pela linha de modo $M$;
• Se $M=0$ (Modo Adição): $B_i\oplus 0=B_i$ e $C_{in,0}=0⟹\text{Saıˊda }S=A+B$;
• Se $M=1$ (Modo Subtração): $B_i\oplus 1=\overline{B_i}$ e $C_{in,0}=1⟹\text{Saıˊda }S=A+\overline{B}+1=A-B$.

O Gargalo da Propagação (Ripple Effect)

Cada estágio $i$ precisa aguardar a estabilização do transporte do estágio anterior $i-1$. Em uma palavra de $n$ bits:

$t_{\text{propagac¸a˜o total}}=n\cdot t_{pd,\text{carry}}$

Para palavras de 32 ou 64 bits, este atraso acumulado torna-se proibitivo para frequências elevadas.

2.4 Aceleração por Antecipação de Transporte (Carry Lookahead Adder — CLA)

Para contornar o efeito ondulação, define-se para cada bit:

• Geração de Transporte ($G_i$): $G_i=A_i\cdot B_i$ (Gera carry independentemente do passado);
• Propagação de Transporte ($P_i$): $P_i=A_i\oplus B_i$ (Propaga o carry recebido se ativo).

As equações dos transportes sucessivos são expandidas diretamente em função de $C_{in,0}$: $C_1=G_0+P_0{C}_0$ $C_2=G_1+P_1{G}_0+P_1{P}_0{C}_0$ $C_3=G_2+P_2{G}_1+P_2{P}_1{G}_0+P_2{P}_1{P}_0{C}_0$ $C_4=G_3+P_3{G}_2+P_3{P}_2{G}_1+P_3{P}_2{P}_1{G}_0+P_3{P}_2{P}_1{P}_0{C}_0$

Dessa forma, todos os transportes são calculados em tempo fixo constante $O(1)$ com apenas 2 níveis de atraso de portas lógicas!

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3. Codificadores e Decodificadores

3.1 Codificadores de Prioridade (CI 74147 / 74148)

Um codificador converte $N$ linhas de entrada ativas em uma palavra binária de saída com $m$ bits:

$m=\lceil {\log }_{2}N\rceil$

Em um Codificador de Prioridade, se múltiplas entradas forem ativadas simultaneamente, o circuito codifica exclusivamente o índice da entrada de maior valor numérico, ignorando as requisições de menor prioridade.

3.2 Decodificador Binário de Linha (CI 74138 — 3 para 8)

O decodificador executa a função inversa exata: converte uma palavra de entrada de $n$ bits em exatamente uma linha ativa entre $2^n$ saídas possíveis. O clássico CI 74138 possui:

• 3 linhas de endereço ($A_0,A_1,A_2$);
• 3 pinos de habilitação (Enable): $G_1$ (ativo em alto), $\overline{G_{2A}}$ e $\overline{G_{2B}}$ (ativos em baixo);
• 8 saídas ativas em nível baixo ($\overline{Y_0}$ a $\overline{Y_7}$).
• Aplicações: Seleção de chips de memória (Chip Select $\overline{CS}$), decodificação de instruções de microprocessadores e roteamento de periféricos.

3.3 Decodificador BCD para 7 Segmentos (CI 7447 / 7448)

Converte um código BCD 8421 ($0000_2$ a $1001_2$) nos 7 segmentos luminosos ($a,b,c,d,e,f,g$) necessários para desenhar números em displays:

• CI 7447: Saídas em coletor aberto ativas em nível baixo ($0$), projetado para displays de Anodo Comum (todos os anodos ligados a $V_{CC}$);
• CI 7448: Saídas ativas em nível alto ($1$), projetado para displays de Catodo Comum (catodos aterrados em $GND$).

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4. Multiplexadores e Demultiplexadores

4.1 Multiplexador (MUX / Seletor de Dados — CI 74151)

O multiplexador canaliza uma entre $2^n$ linhas de dados de entrada para uma única linha de saída, sob o comando de $n$ linhas de seleção binária:

$Y={\sum }_{i=0}^{2^n-1}{m}_i(S)\cdot I_i$

4.2 Teorema da Síntese Lógica Universal com Multiplexador

Uma propriedade fundamental dos multiplexadores é sua capacidade de implementar qualquer função booleana arbitrária de $n$ variáveis utilizando um MUX de apenas $2^{n-1}$ canais, sem necessidade de portas lógicas externas:

1. Conectam-se $n-1$ variáveis de entrada nas linhas de seleção $S$;
2. A variável restante é conectada convenientemente nas entradas de dados $I_k$ na forma direta ($A$), invertida ($\overline{A}$), nível alto ($1$) ou nível baixo ($0$).

4.3 Demultiplexador (DEMUX) e Roteamento

O demultiplexador realiza a transmissão contrária: envia o dado presente em uma única linha de entrada para uma das $2^n$ saídas selecionadas pelas linhas de controle.

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5. Buffers Tri-State e Barramentos Compartilhados

Em sistemas computacionais e barramentos industriais (como PCI, SPI, I2C e Barramentos de Microprocessadores), múltiplos transmissores precisam compartilhar fisicamente o mesmo condutor elétrico de dados. Se dois circuitos convencionais tentassem acionar a mesma trilha simultaneamente com níveis opostos ($1$ e $0$), ocorreria curto-circuito de alimentação para a terra (bus contention), com sobrecorrente destrutiva.

A solução tecnológica universal é o Buffer Tri-State (Três Estados — CI 74244 / 74245):

1. Nível Baixo ($0$): Condução para $GND$;
2. Nível Alto ($1$): Condução para $V_{CC}$;
3. Alta Impedância (Hi-Z): Ambos os transistores internos de saída (pull-up e pull-down) são cortados, isolando eletricamente o chip do barramento como uma chave aberta (resistência na faixa de giga-ohms).

$\text{Regra de Barramento: }\text{Apenas 1 dispositivo pode ter }\overline{OE}=0\text{ por vez; todos os demais operam em Hi-Z!}$

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6. Questões Resolvidas das Materiais Teóricos de Referência

Questão 1 (Apostila 02 - Módulo 1)

Enunciado: $A$ e $B$ são números binários de 8 bits. Dado que o operador "$+$" se refere à soma aritmética e não à operação lógica, e sabendo que $\overline{A}$ e $\overline{B}$ representam o complemento bit a bit de $A$ e $B$, qual é o resultado da expressão aritmética: $A+\overline{A}+1$

A) $256$
B) $0$
C) $1$
D) $255$
E) $A$

Resolução Passo a Passo:

1. Para qualquer número binário de 8 bits $A$, a soma bit a bit com seu complemento $\overline{A}$ resulta em todos os 8 bits iguais a $1$: $A+\overline{A}=11111111_2=255_{10}$
2. Somando agora $+1$: $255_{10}+1_{10}=256_{10}=100000000_2$
3. Em um registrador truncado estrito de 8 bits sem carry, o valor seria $0$ com transporte ativado; no valor absoluto da expressão aritmética completa, o resultado decimal é $256$ ($2^8$).

Resposta Correta: A (ou $256$)

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Questão 2 (Apostila 02 - Módulo 1)

Enunciado: Pretende-se projetar um somador de números binários de 2 bits ($A=A_1{A}_0$ e $B=B_1{B}_0$) sem transporte de entrada ($C_{in}=0$). Quais blocos aritméticos elementares são necessários e suficientes para compor esse circuito?

A) Dois somadores completos (FA).
B) Um meio-somador (HA) para o estágio menos significativo e um somador completo (FA) para o estágio mais significativo.
C) Dois meio-somadores (HA).
D) Três portas XOR e duas portas AND.

Resolução Passo a Passo:

1. Para o bit menos significativo (LSB: $A_0$ e $B_0$):
   • Como não há carry de entrada ($C_{in}=0$), opera-se apenas com 2 operandos ($A_0$ e $B_0$);
   • O bloco perfeito e de menor custo é o Meio-Somador (Half Adder — HA), gerando a soma $S_0=A_0\oplus B_0$ e o transporte intermediário $C_1=A_0\cdot B_0$.
2. Para o bit mais significativo (MSB: $A_1$ e $B_1$):
   • Este estágio deve obrigatoriamente somar 3 operandos: $A_1$, $B_1$ e o transporte $C_1$ vindo do estágio LSB;
   • Portanto, requer-se mandatoriamente um Somador Completo (Full Adder — FA), gerando a soma $S_1$ e o transporte final $C_{out}$.

Resposta Correta: B

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Questão 1 (Apostila 02 - Módulo 2)

Enunciado: Quantos bits são necessários para escrever o número hexadecimal $8{\text{A}}_{16}$ no código BCD 8421?

A) 2
B) 10
C) 8
D) 12
E) 16

Resolução Passo a Passo:

1. Converte-se primeiro o número hexadecimal $8{\text{A}}_{16}$ para a base decimal: $8{\text{A}}_{16}=8\cdot 16^1+\text{A}\cdot 16^0=8\cdot 16+10\cdot 1=128+10=138_{10}$
2. O código BCD 8421 codifica cada dígito decimal individualmente em um grupo fixo de 4 bits:
   • O número $138_{10}$ possui 3 dígitos decimais: ‘1’, ‘3’ e ‘8’.
   • Dígito ‘1’ $\to 0001_2$ (4 bits)
   • Dígito ‘3’ $\to 0011_2$ (4 bits)
   • Dígito ‘8’ $\to 1000_2$ (4 bits)
   • Representação BCD: $\underset{\text{’1’}}{\underbrace{0001}}\underset{\text{’3’}}{\underbrace{0011}}\underset{\text{’8’}}{\underbrace{1000}}$
3. Cálculo do número total de bits: $\text{Total de bits}=3\text{ dıˊgitos decimais}\times 4\text{ bits/dıˊgito}=12\text{ bits}$

Resposta Correta: D (12 bits)

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Questão 2 (Apostila 02 - Módulo 2)

Enunciado: Um codificador de prioridade que possua 12 linhas de entrada ($I_{12},I_{11},\dots ,I_1$) deve ter saída binária com o número mínimo de quantos bits?

A) 7
B) 12
C) 3
D) 4
E) 5

Resolução Passo a Passo:

1. A relação matemática entre o número de entradas $N$ e o número de linhas de saída $m$ de um codificador é dada pela capacidade de representação das potências de 2: $2^m\ge N⟹m\ge {\log }_{2}N$
2. Avaliando as potências de 2:
   • Para $m=3$ bits: $2^3=8<12$ (Insuficiente para distinguir 12 entradas);
   • Para $m=4$ bits: $2^4=16\ge 12$ (Comporta as 12 entradas com folga).
3. Portanto, são necessários no mínimo $4$ bits de saída para codificar as entradas de 1 a 12.

Resposta Correta: D (4 bits)

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Questão 1 (Apostila 02 - Módulo 3)

Enunciado: Um multiplexador 4:1 com entradas de seleção $S_1$ e $S_0$ possui suas entradas de dados polarizadas da seguinte forma: $I_0=0$, $I_1=1$, $I_2=1$ e $I_3=0$. Qual função lógica de $S_1$ e $S_0$ este multiplexador implementa em sua saída $Y$?

A) $Y=S_1\cdot S_0$ (AND)
B) $Y=S_1\oplus S_0$ (XOR)
C) $Y=\overline{S_1\oplus S_0}$ (XNOR)
D) $Y=S_1+S_0$ (OR)

Resolução Passo a Passo:

1. A equação booleana de saída do MUX 4:1 é: $Y=\overline{S_1}\overline{S_0}\cdot I_0+\overline{S_1}{S}_0\cdot I_1+S_1\overline{S_0}\cdot I_2+S_1{S}_0\cdot I_3$
2. Substituindo os valores das entradas de dados $I$: $Y=\overline{S_1}\overline{S_0}\cdot 0+\overline{S_1}{S}_0\cdot 1+S_1\overline{S_0}\cdot 1+S_1{S}_0\cdot 0$ $Y=\overline{S_1}{S}_0+S_1\overline{S_0}$
3. Esta é a definição exata da porta OU-Exclusivo (XOR): $Y=S_1\oplus S_0$

Resposta Correta: B

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Questão 2 (Apostila 02 - Módulo 3)

Enunciado: Em um circuito combinacional composto por um decodificador binário 2 para 4 com saídas ativas em nível baixo ($\overline{Y_0},\overline{Y_1},\overline{Y_2},\overline{Y_3}$), qual é o valor do vetor de saída $(XYZW)$ quando as entradas de controle forem polarizadas em $A=0$ e $B=1$?

A) $1011$
B) $0100$
C) $1101$
D) $0010$

Resolução Passo a Passo:

1. O decodificador recebe o endereço $AB=01_2=1_{10}$.
2. O endereço decodificado seleciona a linha de índice $1$.
3. Como as saídas são ativas em nível baixo (possuem bolha inversora na ponta):
   • A linha selecionada (índice 1) vai para nível lógico 0;
   • Todas as demais linhas não selecionadas permanecem em nível lógico 1.
4. Logo, para as saídas $Y_0,Y_1,Y_2,Y_3$: $Y_0=1,Y_1=0,Y_2=1,Y_3=1⟹\text{Vetor }1011_2$

Resposta Correta: A ($1011$)