Laboratório Virtual: Mapa de Karnaugh 4V, Síntese VHDL Concorrente & Máquinas de Estados (FSM)

Minimização booleana no toroide 4×4 com detecção de Hazards Estáticos, geração automática de código VHDL (IEEE 1164) e simulação temporal Moore vs. Mealy.

🎛️ Matriz de Entrada (0, 1, X) Clique para alternar
AB\CD
00
01
11
10
Exemplos Clássicos de Engenharia:
Proteção contra Riscos Lógicos (Glitches):
⚠️ HAZARD ESTÁTICO-1 DETECTADO!
Existem mintermos adjacentes em laços separados sem cobertura comum. Transições assíncronas de 1 bit podem gerar pulsos espúrios (glitches 1→0→1).
✅ CIRCUITO LIVRE DE HAZARDS ESTÁTICOS-1
Todas as transições adjacentes entre mintermos '1' estão protegidas por laços sobrepostos ou não possuem transições críticas descobertas.
Implicantes (Laços) 3 grupos
Total de Literais 6 literais
Mintermos (1 / X) 6 uns / 0 X
Custo Portas (AND+OR) 4 portas
Mapa de Karnaugh Toroidal 4×4 & Rede Lógica de Portas Clique diretamente nas células do SVG ou nos botões ao lado para editar
💻 Código VHDL Sintetizável Gerado Automaticamente (IEEE 1076 / 1164) 

      

    

  


  
  
  
  

  

    Princípios de Engenharia Digital e Síntese RTL:
    Na Minimização por Mapa de Karnaugh, células geometricamente adjacentes no toroide 4×4 diferem por exatamente 1 bit (Código Gray 00 → 01 → 11 → 10). Agrupamentos retangulares de $2^k$ células eliminam $k$ variáveis booleanas; contudo, quando dois 1s adjacentes pertencem a implicantes distintos sem um laço comum superposto, atrasos assimétricos de inversores criam um Hazard Estático-1 (glitch transitório $1 \to 0 \to 1$), eliminado pela adição do Termo de Consenso ($AB + \overline{A}C + BC$). Na Síntese de FSMs em VHDL, o projeto estruturado em 2 processos separa o registrador de estado (PROCESS(rst, clk) inferindo Flip-Flops D na borda rising_edge(clk)) da lógica combinacional de transição e saída (PROCESS(pr_state, x)), onde a codificação One-Hot maximiza a frequência de operação em FPGAs por reduzir a profundidade das LUTs.