Aula 04 - Latches, Flip-Flops e Parâmetros Temporais

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1. Introdução aos Elementos Biestáveis e Memória Digital

Diferentemente dos circuitos puramente combinacionais, os circuitos sequenciais possuem memória interna: o valor de suas saídas depende não apenas das entradas presentes, mas de todo o histórico cronológico das transições anteriores.

O bloco construtivo mais elementar de armazenamento digital é o circuito biestável, obtido através da realimentação cruzada regenerativa (cross-coupling) de dois inversores lógicos. Esse anel possui dois pontos de equilíbrio estático estáveis:

• Ponto Estável 1: $Q=1$ e $\overline{Q}=0$ (Estado Set / Armazenamento do bit ‘1’);
• Ponto Estável 2: $Q=0$ e $\overline{Q}=1$ (Estado Reset / Armazenamento do bit ‘0’).

Para que este circuito seja útil em engenharia, adicionam-se portas lógicas controladas para permitir a escrita intencional de novos dados, dando origem aos Latches e aos Flip-Flops.

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📌 Sumário da Aula

1. 2. Latches: Dispositivos Disparados por Nível (*Level-Sensitive*)
   • 2.1 Latch SR com Portas NOR
   • 2.2 Latch SR com Portas NAND
   • 2.3 Latch D Transparente (CI 7475)
2. 3. Flip-Flops: Dispositivos Disparados por Borda (*Edge-Triggered*)
   • 3.1 A Transição de Latch para Flip-Flop
3. 4. Tipos Fundamentais de Flip-Flops
   • 4.1 Flip-Flop D (CI 7474)
   • 4.2 Flip-Flop JK (CI 7476)
   • 4.3 Flip-Flop T (Divisor de Frequência por 2)
4. 5. Entradas de Controle Assíncronas: Preset e Clear
5. 6. Tabelas de Excitação para Síntese Sequencial
6. 7. Parâmetros Temporais Dinâmicos e Metaestabilidade
   • 7.1 Setup, Hold e Atraso de Propagação
   • 7.2 Cálculo da Frequência Máxima de Clock de um Sistema
   • 7.3 O Fenômeno Destrutivo da Metaestabilidade
7. 8. Questões Resolvidas das Materiais Teóricos de Referência

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2. Latches: Dispositivos Disparados por Nível (Level-Sensitive)

Os latches são dispositivos assíncronos cujas saídas respondem continuamente enquanto o sinal de controle ou habilitação estiver no nível ativo (sensibilidade por nível de tensão).

2.1 Latch SR com Portas NOR

O latch SR clássico é constituído por duas portas NOR realimentadas cruzadamente, possuindo as entradas $S$ (Set / Ativar) e $R$ (Reset / Desativar):

$\text{Equac¸o˜es Loˊgicas: }Q=\overline{R+\overline{Q}}\overline{Q}=\overline{S+Q}$

$\text{Tabela de Operac¸a˜o do Latch SR (NOR):}$

$S$	$R$	$Q_{\text{atual}}$	$Q_{\text{proˊximo}}$	${\overline{Q}}_{\text{proˊximo}}$	Modo de Operação
0	0	0	0	1	Memória (Retenção / Repouso)
0	0	1	1	0	Memória (Retenção / Repouso)
0	1	X	0	1	Reset (Zera a saída)
1	0	X	1	0	Set (Força saída em 1)
1	1	X	0	0	ESTADO PROIBIDO / INDETERMINADO

O Estado Proibido ($S=1$ e $R=1$)

Quando ambas as entradas são levadas a nível alto:

1. As saídas de ambas as portas NOR são forçadas a $0$ simultaneamente ($Q=\overline{Q}=0$), violando a complementaridade obrigatória das saídas;
2. Se as entradas retornarem bruscamente de $11$ para $00$, as portas entrarão em uma corrida crítica (race condition): pequenas assimetrias de atraso determinarão aleatoriamente qual porta comutará primeiro, induzindo metaestabilidade imprevisível.

2.2 Latch SR com Portas NAND

Construído com portas NAND, suas entradas são ativas em nível baixo ($\overline{S}$ e $\overline{R}$):

• $\overline{S}=1,\overline{R}=1$: Modo de Memória (Repouso);
• $\overline{S}=0,\overline{R}=1$: Set ($Q=1$);
• $\overline{S}=1,\overline{R}=0$: Reset ($Q=0$);
• $\overline{S}=0,\overline{R}=0$: Estado Proibido ($Q=\overline{Q}=1$).

2.3 Latch D Transparente (CI 7475)

Para eliminar definitivamente o risco do estado proibido, conecta-se a entrada de dados $D$ diretamente à entrada $S$ e seu complemento $\overline{D}$ à entrada $R$ através de um inversor, habilitado por um sinal de controle $EN$ (Enable):

$Q_{\text{proˊximo}}=D\cdot EN+Q\cdot \overline{EN}$

• Quando $EN=1$ (Transparência): O circuito comporta-se como um fio condutor; a saída $Q$ replica instantaneamente qualquer oscilação de $D$;
• Quando $EN=0$ (Retenção): O circuito trava no último estado presente e atua como célula de memória.

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3. Flip-Flops: Dispositivos Disparados por Borda (Edge-Triggered)

3.1 A Transição de Latch para Flip-Flop

A transparência contínua dos latches durante todo o intervalo em que $EN=1$ inviabiliza o projeto de máquinas sequenciais síncronas complexas, pois variações na saída podem realimentar as próprias entradas antes que o pulso termine, gerando oscilações espúrias.

A solução de engenharia é o Flip-Flop disparado por borda: a leitura das entradas e a atualização da saída ocorrem exclusivamente na transição ultrarrápida do sinal de clock:

• Borda de Subida (Positive Edge): Transição de $0\to 1$ ($\uparrow$);
• Borda de Descida (Negative Edge): Transição de $1\to 0$ ($\downarrow$).

Durante todo o restante do período de clock em que o sinal permanece fixo em nível alto ou baixo, as entradas são completamente isoladas.

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4. Tipos Fundamentais de Flip-Flops

4.1 Flip-Flop D (CI 7474)

O Flip-Flop D (Data / Delay) transfere o bit presente na entrada $D$ diretamente para a saída $Q$ no instante exato da borda ativa do clock:

$Q^{+}=D$

Constitui o elemento básico absoluto dos registradores de dados de processadores modernos e arquiteturas FPGA.

4.2 Flip-Flop JK (CI 7476)

O Flip-Flop JK é considerado o biestável mais flexível e universal da eletrônica digital. Ele aperfeiçoa o antigo Flip-Flop SR ao converter a antiga combinação proibida ($11$) no valioso modo Toggle (Comutação):

$Q^{+}=J\cdot \overline{Q}+\overline{K}\cdot Q$

$\text{Tabela de Operac¸a˜o do Flip-Flop JK:}$

$J$	$K$	$Q^{+}$ (Próximo Estado)	Ação Funcional
0	0	$Q$	Memória (Hold / Sem alteração)
0	1	0	Reset síncrono
1	0	1	Set síncrono
1	1	$\overline{Q}$	TOGGLE (Inverte o estado anterior!)

4.3 Flip-Flop T (Divisor de Frequência por 2)

Obtido unindo-se as entradas $J$ e $K$ de um Flip-Flop JK ($J=K=T$):

$Q^{+}=T\oplus Q=T\cdot \overline{Q}+\overline{T}\cdot Q$

• Se $T=0$: Memória ($Q^{+}=Q$);
• Se $T=1$: Inversão contínua a cada borda de clock.
• Propriedade Vital: A forma de onda na saída $Q$ possui frequência que é exatamente a metade da frequência do sinal de clock de entrada ($f_{out}=f_{clk}/2$). É o bloco fundamental dos contadores binários.

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5. Entradas de Controle Assíncronas: Preset e Clear

Além das entradas síncronas ($D,J,K,T$) que obedecem rigidamente ao clock, os circuitos integrados comerciais (como o 7474 e o 7476) possuem entradas de controle direto:

• Preset ($\overline{PRE}$): Força assincronamente a saída para $Q=1$;
• Clear ($\overline{CLR}$): Força assincronamente a saída para $Q=0$.

$\text{Atenc¸a˜o: As entradas }\overline{PRE}\text{ e }\overline{CLR}\text{ sa˜o prioritaˊrias e ATIVAS EM NIˊVEL BAIXO (0)!}$ Elas operam de forma instantânea, independente da presença ou estado do sinal de clock.

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6. Tabelas de Excitação para Síntese Sequencial

Enquanto a tabela característica indica qual será o próximo estado $Q^{+}$ dadas as entradas presentes, a Tabela de Excitação resolve o problema inverso: ela indica quais sinais devem ser aplicados nas entradas para forçar uma transição desejada $Q\to Q^{+}$.

$\text{Tabela de Excitac¸a˜o Completa:}$

Transição Desejada ($Q\to Q^{+}$)	Flip-Flop D ($D$)	Flip-Flop JK ($JK$)	Flip-Flop T ($T$)
$0⟶0$	$0$	$0\text{X}$	$0$
$0⟶1$	$1$	$1\text{X}$	$1$
$1⟶0$	$0$	$\text{X}1$	$1$
$1⟶1$	$1$	$\text{X}0$	$0$

Nota: Os termos '$\text{X}$' (Don’t Care) nos Flip-Flops JK são extremamente vantajosos na minimização por mapas de Karnaugh durante a síntese de contadores e máquinas de estados.

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7. Parâmetros Temporais Dinâmicos e Metaestabilidade

Os componentes digitais reais são limitados pelas capacitâncias de porta internas e pela física dos semicondutores. Para que uma amostragem síncrona seja confiável, três parâmetros temporais fundamentais devem ser rigorosamente atendidos:

7.1 Setup, Hold e Atraso de Propagação

1. Tempo de Setup ($t_{su}$ - Setup Time): É o intervalo de tempo mínimo que o dado de entrada ($D$) deve permanecer perfeitamente estável antes da borda ativa do clock;
2. Tempo de Hold ($t_h$ - Hold Time): É o intervalo de tempo mínimo que o dado de entrada ($D$) deve permanecer estável após a borda ativa do clock;
3. Atraso de Propagação Clock-to-Output ($t_{pd,CQ}$): É o tempo decorrido desde a ocorrência da borda ativa do clock até que a saída $Q$ assuma o seu novo valor estabilizado.

7.2 Cálculo da Frequência Máxima de Clock de um Sistema

Em uma malha sequencial com lógica combinacional intermediária ($t_{comb}$), o período mínimo do relógio $T_{clk}$ é limitado pelo caminho crítico:

$T_{clk,\text{min}}\ge t_{pd,CQ}+t_{comb}+t_{su}$

$f_{\text{maˊx}}=\frac{1}{T_{clk,\text{min}}}$

7.3 O Fenômeno Destrutivo da Metaestabilidade

Se o sinal de entrada sofrer uma transição dentro da janela proibida formada por $t_{su}+t_h$:

• O circuito biestável pode ficar aprisionado em seu ponto de equilíbrio instável (ponto de sela com tensão intermediária $V_{CC}/2$);
• A saída pode oscilar descontroladamente ou demorar um tempo indeterminado e estocástico para estabilizar;
• Mitigação: Emprega-se sincronizadores de duplo estágio de Flip-Flops para dados assíncronos externos.

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8. Questões Resolvidas das Materiais Teóricos de Referência

Questão 1 (Apostila 03 - Módulo 1)

Enunciado: Dado que o estado atual de um latch SR é $Q=0$, quais devem ser as entradas $S$ e $R$ para garantir que a saída permaneça em $Q_{\text{proˊximo}}=0$?

A) $S=0$ e $R=0$ apenas.
B) $S=0$ e $R=1$ apenas.
C) $S=0$ e $R$ pode ser indiferente ($\text{X}$).
D) $S=1$ e $R=0$.

Resolução Passo a Passo:

1. Analisa-se a tabela da transição $0\to 0$ para o latch SR:
   • Se $S=0$ e $R=0$: Ativa-se a retenção de memória $⟹Q_{\text{proˊximo}}=Q_{\text{atual}}=0$;
   • Se $S=0$ e $R=1$: Aplica-se comando de Reset explícito $⟹Q_{\text{proˊximo}}=0$;
2. Portanto, em ambas as condições, a saída permanece garantida em $0$.
3. Conclusão lógica: a entrada $S$ deve ser obrigatoriamente mantida em $0$ (para impedir um Set), enquanto a entrada $R$ pode assumir qualquer valor ($0$ ou $1$), tratando-se de uma condição indiferente ($R=\text{X}$).

Resposta Correta: C ($S=0$ e $R=\text{X}$)

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Questão 2 (Apostila 03 - Módulo 1)

Enunciado: Um latch SR possui entrada habilitadora ($EN$) que fica ativa em nível alto. A sequência de sinais aplicada ao longo do tempo é dada pela tabela:

• Instante $t_1$: $EN=1,S=1,R=0$
• Instante $t_2$: $EN=0,S=0,R=1$
• Instante $t_3$: $EN=1,S=0,R=1$

Qual o valor da saída $Q$ nos instantes $t_1,t_2$ e $t_3$, respectivamente?

A) $0,0\text{ e }0$
B) $1,1\text{ e }0$
C) $1,0\text{ e }0$
D) $0,1\text{ e }1$

Resolução Passo a Passo:

1. No instante $t_1$:
   • $EN=1$ (Circuito habilitado);
   • $S=1$ e $R=0$ (Comando de Set);
   • A saída vai para $Q(t_1)=1$.
2. No instante $t_2$:
   • $EN=0$ (Circuito desabilitado / trava de memória);
   • As entradas $S$ e $R$ são ignoradas;
   • O latch retém o estado anterior: $Q(t_2)=Q(t_1)=1$.
3. No instante $t_3$:
   • $EN=1$ (Circuito habilitado novamente);
   • $S=0$ e $R=1$ (Comando de Reset);
   • A saída vai para $Q(t_3)=0$.
4. Sequência temporal resultante: $1,1\text{ e }0$.

Resposta Correta: B ($1,1\text{ e }0$)

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Questão 1 (Apostila 03 - Módulo 2)

Enunciado: Deseja-se construir um Flip-Flop do tipo D utilizando um Flip-Flop JK. Quais conexões devem ser realizadas entre a entrada de dados $D$ e as entradas $J$ e $K$?

A) $J=D$ e $K=D$
B) $J=\overline{D}$ e $K=D$
C) $J=D$ e $K=\overline{D}$
D) $J=1$ e $K=D$

Resolução Passo a Passo:

1. A função de transição exigida pelo Flip-Flop D é:
   • Se $D=1⟹Q^{+}=1$ (Requer ação de Set no JK);
   • Se $D=0⟹Q^{+}=0$ (Requer ação de Reset no JK).
2. Avaliando a tabela funcional do Flip-Flop JK:
   • Para executar Set ($Q^{+}=1$), deve-se impor $J=1$ e $K=0$;
   • Para executar Reset ($Q^{+}=0$), deve-se impor $J=0$ e $K=1$.
3. Observa-se que em ambos os casos: $J=DK=\overline{D}$
4. Portanto, conecta-se a entrada $D$ diretamente no pino $J$, e através de uma porta inversora (NOT) no pino $K$.

Resposta Correta: C ($J=D\text{ e }K=\overline{D}$)

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Questão 2 (Apostila 03 - Módulo 2)

Enunciado: Um Flip-Flop T possui entradas de preset ($\overline{PRE}$) e clear ($\overline{CLR}$) ativadas em nível baixo e entrada de clock sensível a bordo de subida. Inicialmente $Q=0$. Dado o cronograma temporal a seguir com pulsos de clock ocorrendo em $t_1,t_2$ e $t_3$:

• Instante $t_1$: $T=1,\overline{PRE}=0,\overline{CLR}=1$
• Instante $t_2$: $T=0,\overline{PRE}=1,\overline{CLR}=0$
• Instante $t_3$: $T=1,\overline{PRE}=1,\overline{CLR}=1$

Qual o valor de $Q$ desse flip-flop imediatamente após os instantes $t_1,t_2$ e $t_3$, respectivamente?

A) $010$
B) $111$
C) $101$
D) $110$
E) $001$

Resolução Passo a Passo:

1. No instante $t_1$:
   • $\overline{PRE}=0$ (Entrada de Preset assíncrono ativada!);
   • Como o preset assíncrono tem prioridade absoluta sobre o clock e sobre a entrada $T$, a saída é forçada imediatamente para: $Q(t_1)=1$
2. No instante $t_2$:
   • $\overline{CLR}=0$ (Entrada de Clear assíncrono ativada!);
   • Pela mesma razão de prioridade assíncrona, a saída é forçada a: $Q(t_2)=0$
3. No instante $t_3$:
   • Ambos $\overline{PRE}=1$ e $\overline{CLR}=1$ (Entradas assíncronas desativadas);
   • O flip-flop opera agora no modo síncrono no bordo de subida do clock;
   • Como $T=1$, opera-se no modo TOGGLE (inversão do estado anterior);
   • Como o estado imediatamente anterior em $t_2$ era $Q=0$: $Q(t_3)=\overline{Q(t_2)}=\overline{0}=1$
4. Sequência cronológica final após $t_1,t_2,t_3$: $1,0,1⟹101$

Resposta Correta: C ($101$)