📘 Transistor MOSFET de Efeito de Campo (Canal N e P)

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1. Identificação Normativa e Símbolos

Parâmetro Normativo	MOSFET Padrão ($V_{\text{GS}}=10\text{V}$)	MOSFET Nível Lógico ($V_{\text{GS}}=4.5\text{V}$)	MOSFET de Potência Superjunction
Exemplos Comerciais Clássicos	IRF540N, IRF3205 (TO-220)	IRLZ44N, IRLB8721, AO3400 (SOT-23)	IPB60R099C7 (CoolMOS, TO-263 / D2PAK)
Norma Internacional de Ensaio	IEC 60747-8 / JEDEC JESD24 / MIL-STD-750	IEC 60747-8 / JEDEC JESD24	IEC 60747-8 / JEDEC
Tensão Dreno-Fonte Máxima ($V_{\text{DSS}}$)	$55\text{V}$ (IRF3205) a $100\text{V}$ (IRF540N)	$55\text{V}$ (IRLZ44N) a $30\text{V}$ (AO3400)	$600\text{V}\text{ a }800\text{V}$
Resistência em Condução ($R_{\text{DS(on)}}$)	Ultra-baixa: $8.0\text{m}\Omega$ (IRF3205) / $44\text{m}\Omega$ (IRF540N)	Baixa em $4.5\text{V}$: $22\text{m}\Omega$ (IRLZ44N)	Média-baixa: $99\text{m}\Omega$ @ $600\text{V}$
Tensão Limiar de Gate ($V_{\text{GS(th)}}$)	Alta: $2.0\text{ a }4.0\text{V}$ (inoperante em 3.3V)	Baixa: $1.0\text{ a }2.0\text{V}$ (compatível com 3.3V/5V)	$3.0\text{ a }4.5\text{V}$
Tensão Máxima Absoluta de Gate ($V_{\text{GS(max)}}$)	$\pm 20.0\text{V}$ (ruptura de óxido)	$\pm 16.0\text{V}$ ou $\pm 20.0\text{V}$	$\pm 20.0\text{V}$
Carga Total de Gate ($Q_g$)	$70\text{ a }150\text{nC}$ (exige driver de alta corrente)	$30\text{ a }60\text{nC}$	$40\text{ a }80\text{nC}$
Coeficiente Térmico de $R_{\text{DS(on)}}$	Positivo ($+0.7\%{/}^{\circ }\text{C}$ a $+0.9\%{/}^{\circ }\text{C}$) $\to$ Autocura em paralelo	Positivo $\to$ Facilidade de paralelismo	Positivo

graph LR
    subgraph "Simbologia Padrão IEC 60617"
        direction TB
        subgraph "MOSFET Canal N (Modo Intensificação)"
            D1["Dreno (D)"] --- G1["Gate (G) - Placa Isolada"]
            G1 --- S1["Fonte / Source (S)"]
            Diode1["Diodo de Corpo (Ânodo no Source, Cátodo no Drain)"]
        end
        subgraph "MOSFET Canal P (Modo Intensificação)"
            S2["Fonte / Source (S)"] --- G2["Gate (G) - Placa Isolada"]
            G2 --- D2["Dreno (D)"]
            Diode2["Diodo de Corpo (Ânodo no Drain, Cátodo no Source)"]
        end
    end

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2. Prancha Visual de Engenharia: Aspecto e Anatomia em Corte

Tabela de Chamada Anatômica do Corte

N°	Elemento Construtivo	Material de Engenharia	Função Física e Justificativa de Projeto
①	Eletrodo de Gate de Polissilício	Silício policristalino altamente dopado (Poly-Si) de baixa resistividade	Forma a armadura condutora superior do capacitor MOS. Permite autoalinhamento dos canais por implantação iônica térmica sem desvios mecânicos de máscara.
②	Dielétrico de Óxido de Gate (${\text{SiO}}_2$)	Dióxido de Silício termicamente crescido ultra-puro ($t_{\text{ox}}\approx 25\text{ a }50\text{nm}$)	Elemento mais vulnerável do componente: isola o gate galvanicamente do silício. Uma espessura de apenas $30\text{nm}$ submetida a $20\text{V}$ gera um campo elétrico esmagador de $E=6.67\times 10^6\text{V/cm}$. Tensões de $V_{\text{GS}}>20\text{V}$ causam ruptura dielétrica instantânea e queima irreversível por ESD.
③	Poço do Corpo (P-Body Wells)	Silício tipo P dopado seletivamente sob o óxido	Contém os portadores minoritários. Quando o gate é excitado positivamente, a superfície deste poço sofre inversão populacional de carga, formando o canal N condutor.
④	Região de Deriva Epitaxial (N-Drift)	Camada epitaxial tipo N levemente dopada ($N^{-}$) com espessura de 5 a $80\mu \text{m}$	Suporta a tensão reversa de bloqueio $V_{\text{DSS}}$ da chave quando aberta. Quanto maior o $V_{\text{DSS}}$ desejado, mais espessa e menos dopada deve ser esta camada, o que aumenta quadraticamente a resistência de condução ($R_{\text{DS(on)}}\propto V_{\text{DSS}}^{2.5}$).
⑤	Diodo Intrínseco de Corpo (Body Diode)	Junção metalúrgica PN formada naturalmente entre o poço $P\text{-Body}$ e a camada $N\text{-Drift}$	Conecta o Ânodo na Fonte (Source) e o Cátodo no Dreno (Drain). Conduz naturalmente correntes reversas de roda-livre em inversores de frequência e pontes H. Seu tempo de recuperação reversa ($t_{rr}$) e carga ($Q_{rr}$) ditam as perdas de comutação em conversores síncronos.
⑥	Substrato de Dreno e Aba Traseira	Wafer de silício hiperdopado ($N^{+}$) soldado à flange de cobre maciço	O dreno é capturado verticalmente pelo verso de todo o wafer e soldado diretamente à aba metálica do TO-220, minimizando a resistência parasita do silício e proporcionando resistência térmica ultra-baixa ($R_{\theta JC}<1.0{}^{\circ }\text{C/W}$).

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3. Física e Princípios de Funcionamento

3.1 Mecanismo Quântico de Inversão de Superfície (Efeito de Campo)

O MOSFET é um dispositivo unipolar: a corrente entre Dreno e Fonte é transportada exclusivamente por portadores majoritários (elétrons no Canal N). Por não haver armazenamento nem injeção de portadores minoritários na base (como no TJB):

• O tempo de armazenamento (storage time) é zero.
• A comutação de ligar/desligar ocorre em dezenas de nanossegundos, limitada puramente pelo tempo de carga e descarga das capacitâncias parasitas do óxido de gate.

Quando uma tensão positiva $V_{\text{GS}}$ é aplicada entre Gate e Source:

1. Acúmulo/Depleção ($0<V_{\text{GS}}<V_{\text{GS(th)}}$): O campo elétrico repele as lacunas do poço $P$-Body para longe da interface de ${\text{SiO}}_2$, criando uma zona de depleção vazia de portadores livres sob o gate. O transistor permanece em corte ($I_D\approx 0$).
2. Inversão Forte ($V_{\text{GS}}\ge V_{\text{GS(th)}}$): O campo elétrico atinge intensidade crítica, curvando as bandas de energia do silício ($q{\psi }_s>2q{\varphi }_B$). Uma camada extremamente densa de elétrons livres é atraída e aprisionada na interface sob o óxido, formando um canal condutor contínuo tipo N conectando a Fonte ao Dreno.
3. A resistência elétrica desse canal é dada por: $R_{\text{canal}}=\frac{L}{W\cdot {\mu }_n\cdot C_{\text{ox}}\cdot (V_{\text{GS}}-V_{\text{GS(th)}})}$

flowchart TD
    V_GS_Zero["V_GS = 0V: MOSFET Bloqueado (Chave Aberta)"] --> Aplica_VGS["Aplica-se Tensão Positiva V_GS no Gate"]
    Aplica_VGS --> Campo_E["Campo elétrico atravessa o Óxido de SiO2"]
    Campo_E --> Repele_Lacunas["Repele lacunas e atrai elétrons livres para a interface"]
    Repele_Lacunas --> Inversao["Formação do Canal N Condutor de Inversão"]
    Inversao --> Conducao["Condução Ôhmica Pura: R_DS(on) de miliohms"]

3.2 O Perigo Fatal do Acionamento Direto por Microcontrolador (Nível Lógico vs. Standard)

Destruição Térmica por Polarização Inadequada de Gate!

MOSFETs clássicos de potência (como o lendário IRF540N, IRFZ44N e IRF3205) são componentes STANDARD: seu valor nominal de $R_{\text{DS(on)}}$ baixíssimo só é garantido sob $V_{\text{GS}}=10.0\text{V}$! Se você acionar um IRF540N diretamente com uma saída GPIO de $3.3\text{V}$ ou $5.0\text{V}$ de um microcontrolador:

1. O transistor operará na região linear/triodo de transição, com resistência $R_{\text{DS}}$ de vários ohms em vez de miliohms.
2. Sob uma corrente de carga de $10\text{A}$, a dissipação saltará de $4.4\text{W}$ para mais de $150\text{W}$, explodindo o componente em poucos segundos!

Regra de Engenharia: Para acionamento direto em $3.3\text{V}$ ou $5\text{V}$, use exclusivamente MOSFETs de nível lógico (Logic Level), identificados comercialmente pela série IRL (ex: IRLZ44N, IRLB8721) ou drivers dedicados de gate (TC4427, MCP1407, etc.).

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3.3 Capacitâncias Parasitas e a Carga de Gate (Gate Charge $Q_g$)

O gate é um capacitor físico isolado. Para ligar ou desligar o MOSFET, é necessário injetar ou retirar cargas elétricas da pastilha:

• $C_{\text{iss}}=C_{\text{gs}}+C_{\text{gd}}$ (Capacitância de entrada).
• $C_{\text{oss}}=C_{\text{ds}}+C_{\text{gd}}$ (Capacitância de saída).
• $C_{\text{rss}}=C_{\text{gd}}$ (Capacitância reversa de Miller).

A curva de carga de gate divide-se em 3 estágios cruciais:

1. $Q_{\text{gs}}$ (Carga Gate-Source): Tensão de gate sobe de $0\text{V}$ até o patamar de Miller.
2. $Q_{\text{gd}}$ (Platô de Miller): Durante este intervalo, $V_{\text{GS}}$ fica rigorosamente travada no valor constante $V_{\text{Miller}}$ enquanto a tensão de Dreno colapsa de $V_{\text{CC}}$ para quase zero. Quase todas as perdas de chaveamento da chave ocorrem durante o platô de Miller!
3. Carga até $V_{\text{GS}}$ final: Saturação plena da camada e queda de $R_{\text{DS}}$ ao mínimo.

graph LR
    subgraph "Curva de Gate Charge e Patamar de Miller"
        Q_gs["Fase 1: Q_gs (V_GS sobe até limiar)"] --> Q_gd["Fase 2: Platô de Miller Q_gd (V_DS cai, V_GS estática)"]
        Q_gd --> Q_drive["Fase 3: Sobrecarga (R_DS(on) mínimo)"]
    end

3.4 O Coeficiente Térmico Positivo de $R_{\text{DS(on)}}$ e Paralelismo Perfeito

Diferente dos transistores bipolares e diodos (que possuem coeficiente negativo e entram em curto por fuga térmica), a mobilidade dos elétrons na rede de silício diminui com o aumento da agitação térmica: $\frac{d{R}_{\text{DS(on)}}}{dT}>0(\approx +0.7\text{ a }+0.9\%{/}^{\circ }\text{C})$

Se dois MOSFETs forem associados em paralelo:

• Se o MOSFET 1 conduzir mais corrente e aquecer mais, sua resistência interna $R_{\text{DS(on)}}$ aumenta automaticamente.
• Com maior resistência, a corrente é naturalmente repelida e redistribuída para o MOSFET 2 mais frio!
• Isso confere aos MOSFETs estabilidade intrínseca para associação em paralelo sem necessidade de resistores equalizadores externos.

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4. Esquema Prático de Aplicação: Chave PWM de Carga Indutiva Industrial 24V / 15A

Controle de velocidade de motor de corrente contínua industrial de alta corrente ($24\text{V}/15\text{A}$) via sinal PWM gerado por microcontrolador ($3.3\text{V}$), isolado opticamente e amplificado por driver dedicado de gate totem-pole de $1.5\text{A}$.

graph LR
    subgraph "Controle Digital (MCU 3.3V)"
        PWM_MCU["Sinal PWM 20kHz (3.3V)"]
        GND_DIG["GND Digital Isolado"]
    end
    
    subgraph "Isolação Óptica e Driver de Gate"
        Opto["Optoacoplador Rápido (6N137)"]
        DriverGate["Driver de Gate Totem-Pole (TC4427 / MCP1407)"]
        R_Gate["Resistor de Gate R_G (10Ω)"]
        D_TurnOff["Diodo de Descarga Rápida 1N4148"]
        R_GND["Resistor de Segurança Gate-Source (10kΩ)"]
    end
    
    subgraph "Estágio de Potência 24V / 15A"
        V_24V["+24V DC Potência"]
        Motor["Motor DC 24V (Indutivo, 15A Contínuo)"]
        D_Schottky["Diodo de Roda-Livre Schottky MBR20100 (20A / 100V)"]
        MOSFET["Power MOSFET IRF3205 (55V / 8mΩ / TO-220)"]
        GND_PWR["GND de Potência (Estrela)"]
    end
    
    PWM_MCU --> Opto --> DriverGate
    DriverGate --> R_Gate --> MOSFET
    DriverGate -.-> D_TurnOff -.-> R_Gate
    R_GND --- MOSFET
    V_24V --> Motor --> MOSFET
    Motor --> D_Schottky --> V_24V
    MOSFET --> GND_PWR

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5. Dimensionamento Passo a Passo e Projeto Numérico Resolvido

5.1 Especificações do Projeto

• Tensão do barramento de alimentação: $V_{\text{CC}}=24.0\text{V DC}$.
• Corrente nominal contínua do motor: $I_{\text{load}}=15.0\text{A}$.
• Frequência de chaveamento PWM: $f_{\text{sw}}=20.0\text{kHz}$ (fora da faixa audível humana).
• Ciclo de trabalho máximo (Duty Cycle): $D=90\%=0.90$.
• Driver de acionamento de gate: Tensão de gate $V_{\text{GS}}=12.0\text{V}$, capacidade de pico do driver $I_{\text{driver}}=1.5\text{A}$.
• Temperatura máxima do ar dentro do invólucro: $T_A=50{}^{\circ }\text{C}$.
• Limite de segurança de temperatura da junção: $T_{J(\text{max})}\le 110{}^{\circ }\text{C}$ (margem conservadora abaixo dos $175^{\circ }\text{C}$ absolutos).

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5.2 Passo 1: Seleção do Transistor MOSFET

1. Margem de Tensão ($V_{\text{DSS}}$): Com diodo Schottky e indutância de fiação, picos transitórios no chaveamento de cargas indutivas atingem até $1.5\times V_{\text{CC}}$: $V_{\text{DSS\_mıˊnimo}}\ge 1.5\times 24\text{V}=36\text{V}$
2. Seleção Comercial: O clássico IRF3205 (TO-220AB) possui:
   • $V_{\text{DSS}}=55.0\text{V}$ (margem excelente de $>100\%$ sobre os $24\text{V}$).
   • $I_{\text{D(max)}}=110\text{A}$ contínuos @ $25{}^{\circ }\text{C}$.
   • $R_{\text{DS(on)}}=8.0\text{m}\Omega$ típico ($8.0\text{m}\Omega$ max @ $25{}^{\circ }\text{C}$, $V_{\text{GS}}=10\text{V}$).
   • $Q_g=146\text{nC}$ máximo, $Q_{\text{gd}}=42\text{nC}$ (carga de Miller).
   • $R_{\theta JC}=0.75{}^{\circ }\text{C/W}$ (resistência térmica da junção à aba metálica).

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5.3 Passo 2: Cálculo das Perdas de Condução ($P_{\text{cond}}$)

A $100{}^{\circ }\text{C}$, o silício sofre espalhamento térmico dos portadores. A curva do datasheet indica um fator multiplicador térmico de $1.55$: $R_{\text{DS(on)}(100^{\circ }\text{C})}=R_{\text{DS(on)}(25^{\circ }\text{C})}\times 1.55=0.0080\Omega \times 1.55=0.0124\mathbf{\Omega }=12.4\text{m}\mathbf{\Omega }$

A corrente eficaz (RMS) no MOSFET com ciclo de trabalho $D=0.90$ é: $I_{D(\text{RMS})}=I_{\text{load}}\cdot \sqrt{D}=15.0\cdot \sqrt{0.90}=15.0\times 0.9487=14.23\text{A}$

Perdas por efeito Joule na resistência de condução: $P_{\text{cond}}=I_{D(\text{RMS})}^2\cdot R_{\text{DS(on)}(100^{\circ }\text{C})}=(14.23\text{A}{)}^2\times 0.0124\Omega =202.5\times 0.0124=2.51\text{W}$

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5.4 Passo 3: Dimensionamento do Resistor de Gate ($R_G$) e Perdas de Comutação

Para comutar o transistor em tempo ultrarrápido sem violar a corrente do driver ($I_{\text{peak}}=1.5\text{A}$): $R_{G\_\text{mıˊnimo}}=\frac{V_{\text{drive}}}{I_{\text{driver\_peak}}}=\frac{12.0\text{V}}{1.5\text{A}}=8.0\Omega$

Adotamos comercialmente $R_G=10.0\Omega$ (com resistor SMD de $1\%$). A corrente média de carga durante o platô de Miller ($V_{\text{Miller}}\approx 4.5\text{V}$) é: $I_{\text{gate(Miller)}}=\frac{V_{\text{drive}}-V_{\text{Miller}}}{R_G+R_{\text{int}}}=\frac{12.0\text{V}-4.5\text{V}}{10\Omega +1.5\Omega }=\frac{7.5\text{V}}{11.5\Omega }\approx 0.652\text{A}$

O tempo de subida e queda de comutação da tensão de dreno ($t_{\text{sw}}=t_r\approx t_f$) sob carga indutiva é governado pela carga de Miller $Q_{\text{gd}}=42\text{nC}$: $t_r=t_f\approx \frac{Q_{\text{gd}}}{I_{\text{gate(Miller)}}}=\frac{42\times 10^{-9}\text{C}}{0.652\text{A}}=64.4\text{ns}=6.44\times 10^{-8}\text{s}$

Perdas dinâmicas por chaveamento nas transições de ligar e desligar: $P_{\text{sw}}=V_{\text{CC}}\cdot I_{\text{load}}\cdot f_{\text{sw}}\cdot \frac{t_r+t_f}{2}$ $P_{\text{sw}}=24.0\text{V}\times 15.0\text{A}\times 20000\text{Hz}\times \left(\frac{64.4\times 10^{-9}+64.4\times 10^{-9}}{2}\right)$ $P_{\text{sw}}=7200000\times 6.44\times 10^{-8}=0.46\text{W}$

Potência total dissipada no MOSFET: $P_{\text{total}}=P_{\text{cond}}+P_{\text{sw}}=2.51\text{W}+0.46\text{W}=2.97\text{W}\approx 3.0\text{W}$

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5.5 Passo 4: Dimensionamento Térmico do Dissipador de Calor

Para garantir que a junção opere em no máximo $T_J\le 105{}^{\circ }\text{C}$ sob ambiente hostil de $T_A=50{}^{\circ }\text{C}$: $\Delta T_{\text{maˊximo}}=T_J-T_A=105{}^{\circ }\text{C}-50{}^{\circ }\text{C}=55.0{}^{\circ }\text{C}$

Resistência térmica total máxima do sistema: $R_{\theta JA(\text{total})}=\frac{\Delta T_{\text{maˊximo}}}{P_{\text{total}}}=\frac{55.0{}^{\circ }\text{C}}{2.97\text{W}}=18.5{}^{\circ }\text{C/W}$

A resistência térmica total é a soma das resistências térmicas em série: $R_{\theta JA(\text{total})}=R_{\theta JC}+R_{\theta CS}+R_{\theta SA}$

Onde:

• $R_{\theta JC}=0.75{}^{\circ }\text{C/W}$ (Junção para carcaça do TO-220).
• $R_{\theta CS}=0.50{}^{\circ }\text{C/W}$ (Pasta térmica de silicone com isolador de mica/sil-pad).
• $R_{\theta SA}$: Resistência térmica do dissipador de alumínio para o ar ambiente.

Isolando $R_{\theta SA}$: $R_{\theta SA}\le R_{\theta JA(\text{total})}-R_{\theta JC}-R_{\theta CS}=18.5-0.75-0.50=17.25{}^{\circ }\text{C/W}$

Especificação comercial: Um pequeno dissipador de alumínio extrudado para TO-220 com $R_{\theta SA}\le 12.0{}^{\circ }\text{C/W}$ (ex: modelo tipo garra/alheta comum de $25\text{mm}$) garantirá operação ultra-estável com $T_J\approx 90{}^{\circ }\text{C}$.

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6. Modos de Falha, Diagnóstico e Regras de Layout PCB

6.1 Modos Típicos de Falha

1. Ruptura Dielétrica do Óxido de Gate por ESD ou Indutância ($V_{\text{GS}}>20\text{V}$):
   • Apresenta resistência quase nula entre Gate e Source ($R_{\text{GS}}\approx 0$). O transistor nunca mais desliga ou responde a comandos.
2. Avalanche por Sobretensão Dreno-Fonte ($V_{\text{DS}}>V_{\text{DSS}}$):
   • Transientes de comutação indutiva sem absorção que perfuram a junção de deriva $N^{-}$, fundindo Drain e Source em curto-circuito pleno.
3. Disparo Espúrio por $dV/dt$ (Capacitância de Miller):
   • Variações ultrarrápidas de tensão no dreno injetam corrente parasita no gate através de $C_{\text{gd}}$: $I_{\text{parasita}}=C_{\text{gd}}\cdot \frac{d{V}_{\text{DS}}}{dt}$
   • Se o resistor de gate for alto demais, essa corrente desenvolve tensão no gate acima de $V_{\text{GS(th)}}$, religando o MOSFET acidentalmente no meio do chaveamento e causando queima por curto (shoot-through em pontes H).

6.2 Regras Mandatórias de Roteamento de Gate em PCB

1. Malha de Gate Ultracurta (Minimizar Gate-Loop Area):
   • O traçado do pino do Driver até o Gate e o retorno do Source até o terra do Driver devem correr em paralelo e colados um ao outro (ou em camadas sobrepostas com plano de referência), mitigando a indutância de trilha que causa oscilações ressonantes de alta frequência (ringing).
2. Resistor de Segurança Gate-Source ($10\text{k}\Omega$):
   • Posicione um resistor de $10\text{k}\Omega$ soldado fisicamente colado aos pinos Gate e Source. Se o conector do cabo flat ou o pino do MCU quebrar, esse resistor garante que a capacitância de gate não fique flutuante, descarregando o gate imediatamente e forçando o corte da carga.