📘 MOSFET de Potência SiC e Superjunction (Carbeto de Silício)

Navegação do Atlas

⬅️ Voltar: Transistor IGBT | 📘 Hub Principal | ➡️ Próximo: Módulo IPM

---

1. Identificação Normativa e Símbolos

Parâmetro Normativo	Silício Superjunction (CoolMOS IPB60R099C7)	SiC MOSFET 3ª Geração (C3M0075120K TO-247-4L)
Tecnologia Semicondutora	Silício ($1\text{D}$ balanço de carga Superjunction)	Carbeto de Silício $4\text{H-SiC}$ (Wide Bandgap)
Norma Internacional de Ensaio	IEC 60747-8 / JEDEC JESD24	IEC 60747-8 / JEDEC JC-70 (Wide Bandgap Power)
Tensão Dreno-Fonte Máxima ($V_{\text{DSS}}$)	$650\text{V}$ de pico repetitivo	$1200\text{V}$ (opera com folga em barramentos de $800\text{V}$)
Resistência em Condução ($R_{\text{DS(on)}}$)	$99\text{m}\Omega$ @ $25{}^{\circ }\text{C}$ (explode acima de 650V)	$75\text{m}\Omega$ @ $25{}^{\circ }\text{C}$ ($105\text{m}\Omega$ @ $125{}^{\circ }\text{C}$) @ $1200\text{V}$
Tempo de Recuperação Reversa ($Q_{rr}$ / $t_{rr}$)	Diodo de corpo com $Q_{rr}\approx 3.2\mu \text{C}$ ($t_{rr}\approx 280\text{ns}$)	$Q_{rr}\approx 135\text{nC}$ ($t_{rr}\approx 18\text{ns}$) — Quase nulo!
Cauda de Corrente (Current Tail)	Nula (dispositivo unipolar de portadores majoritários)	RIGOROSAMENTE ZERO (elimina $E_{\text{off}}$ de cauda do IGBT)
Frequência Típica de Chaveamento ($f_{\text{sw}}$)	$50\text{ a }150\text{kHz}$	$100\text{ a }500\text{kHz}$ (reduz tamanho de magnéticos em 5x)
Tensão de Acionamento de Gate ($V_{\text{GS}}$)	$0\text{V}\text{ / }+10.0\text{V}$	$+15.0\text{V}\text{ a }+18.0\text{V}$ (condução) e $-4.0\text{V}$ (bloqueio seguro)
Pino Adicional Kelvin Source	Inexistente em TO-220/TO-247 comum	Presente (4º pino dedicado para desacoplamento de gate)

graph LR
    subgraph "Simbologia Padrão TO-247-4L com Kelvin Source"
        direction TB
        Dreno["Dreno (D) - Aba e Pino 1"]
        Gate["Gate (G) - Pino 2"]
        KelvinSource["Kelvin Source (KS) - Pino 3 (Retorno do Driver)"]
        PowerSource["Power Source (S) - Pino 4 (Corrente de Potência)"]
        
        Dreno --- Gate
        Gate --- KelvinSource
        Dreno --- PowerSource
    end

---

2. Prancha Visual de Engenharia: Aspecto e Anatomia em Corte

Tabela de Chamada Anatômica do Corte

N°	Elemento Construtivo	Material de Engenharia	Função Física e Justificativa de Projeto
①	Substrato Monocristalino $4\text{H-SiC}$ ($N^{+}$)	Carbeto de Silício politipo 4H hiperdopado ($E_g=3.26\text{eV}$)	Suporte mecânico ultra-rígido e condução de dreno de baixíssima resistividade. A alta condutividade térmica ($\approx 4.0\text{W/(cm}\cdot \text{K)}$ — 3 vezes superior ao silício) evacua calor com eficiência incomparável.
②	Camada de Deriva $N^{-}$ SiC Ultra-Fina	$4\text{H-SiC}$ epitaxial com dopagem precisa	O milagre físico do SiC: o campo elétrico de ruptura crítico do SiC é $10\times$ maior que o do silício ($E_c=3.0\text{MV/cm}$ vs. $0.3\text{MV/cm}$). Isso permite que uma camada de deriva para $1200\text{V}$ seja $10\times$ mais fina e dopada com $100\times$ mais portadores, reduzindo a resistência teórica de condução por ordens de grandeza!
③	Poços $P\text{-Well}$ Implantados por Alumínio	Implantação iônica de Alumínio em alta temperatura ($>1600{}^{\circ }\text{C}$)	Como a difusão térmica tradicional não funciona no SiC devido à força da ligação covalente Si-C, os poços de canal são criados por aceleração iônica de alta energia em vácuo, garantindo canais submicrométricos de altíssima precisão.
④	Óxido de Gate Térmico (${\text{SiO}}_2$) de Alta Densidade	Dióxido de Silício crescido termicamente com passivação por Nitrogênio	Isola eletrostaticamente o gate de polissilício. A engenharia moderna de nitretação de óxido ($\text{NO}/{\text{N}}_2\text{O}$) elimina armadilhas de interface (interface traps), garantindo estabilidade de $V_{\text{GS(th)}}$ por décadas.
⑤	Terminal Separador Kelvin Source	Conexão dedicada de cobre puxada diretamente de dentro do die	Elimina a realimentação degenerativa indutiva ($L_S\cdot di/dt$): isola o loop de corrente de gate dos saltos violentos de corrente de potência ($>2000\text{A}/\mu \text{s}$).
⑥	Metalização Ôhmica de Dreno	Camada tripla Níquel-Titânio-Ouro ($\text{Ni-Ti-Au}$) recozida a laser	Proporciona contato elétrico de baixíssima resistência ôhmica não retificadora com a base de cobre do encapsulamento TO-247.

---

3. Física e Princípios de Funcionamento

3.1 A Física do Semicondutor de Gap Largo (Wide Bandgap - WBG)

A grande limitação do Silício ($\text{Si}$) tradicional em alta tensão decorre de suas constantes fundamentais da mecânica quântica:

• Bandgap do Silício: $E_g=1.12\text{eV}$. Em temperaturas acima de $150{}^{\circ }\text{C}$, elétrons térmicos saltam espontaneamente da banda de valência para a banda de condução, tornando o silício intrinsecamente condutor e destruindo o bloqueio.
• Bandgap do Carbeto de Silício ($4\text{H-SiC}$): $E_g=3.26\text{eV}$ (quase o triplo!).
• Campo de Ruptura Crítico ($E_c$): O campo elétrico necessário para iniciar a ionização por impacto em cascata (avalanche) no SiC é: $E_{c(\text{SiC})}\approx 3.0\times 10^6\text{V/cm}=3.0\text{MV/cm}\text{vs.}{E}_{c(\text{Si})}\approx 0.3\text{MV/cm}$

A Relação Fundamental do Limite Unipolar de Baliga (BFOM):

A resistência específica ideal de condução de uma camada de deriva para suportar uma tensão de bloqueio $V_{\text{BR}}$ é dada pelo modelo de Baliga: $R_{\text{on,sp}}=\frac{4\cdot V_{\text{BR}}^2}{{ϵ}_s\cdot {\mu }_n\cdot E_c^3}$

Como o campo crítico $E_c$ entra elevado à terceira potência ($E_c^3$): ${\left(\frac{E_{c(\text{SiC})}}{E_{c(\text{Si})}}\right)}^3=(10{)}^3=1000$ O Carbeto de Silício apresenta um fator de mérito teórico até 1000 vezes superior ao silício! Por isso, em $1200\text{V}$, um MOSFET de SiC opera como um dispositivo unipolar puro com resistência de miliohms, eliminando totalmente a necessidade de injeção de portadores minoritários (e exterminando a cauda de corrente do IGBT!).

graph LR
    subgraph "Comparativo de Física do Estado Sólido"
        direction TB
        Prop1["Campo Crítico E_c: Si (0.3 MV/cm) vs. SiC (3.0 MV/cm) -> 10x Maior!"]
        Prop2["Espessura de Deriva p/ 1200V: Si (~100 µm) vs. SiC (~10 µm) -> 10x Menor!"]
        Prop3["Condutividade Térmica: Si (1.5 W/cm·K) vs. SiC (4.0 W/cm·K) -> 3x Maior!"]
        Prop4["Cauda de Corrente: IGBT (300 a 800 ns) vs. SiC (ZERO ns)"]
    end

---

3.2 O Problema Crítico da Indutância de Source e a Mágica do Kelvin Source

Em transistores de potência comutando sob altas taxas de subida de corrente ($di/dt\ge 2\text{ a }5\text{A/ns}=2000\text{ a }5000\text{A}/\mu \text{s}$): Em um encapsulamento padrão de 3 terminais (TO-247 comum):

• A corrente de dreno de potência passa obrigatoriamente pelo mesmo pino físico de Source que fecha o circuito com o driver de gate.
• A perna de Source possui indutância parasita intrínseca de $L_S\approx 5\text{ a }10\text{nH}$.

Durante o ligamento rápido: $V_{\text{induzida}}=L_S\cdot \frac{d{i}_D}{dt}$ Se $L_S=7\text{nH}$ e $\frac{di}{dt}=3000\text{A}/\mu \text{s}$: $V_{\text{induzida}}=(7\times 10^{-9}\text{H})\times (3\times 10^9\text{A/s})=21.0\text{V}!$

Essa tensão induzida é gerada com polaridade que se opõe frontalmente à tensão positiva do driver: $V_{\text{GS\_efetiva\_no\_chip}}=V_{\text{driver}}-L_S\cdot \frac{d{i}_D}{dt}=18\text{V}-21\text{V}=-3.0\text{V}!$ O transistor tenta ligar, a corrente sobe, a indutância joga a tensão de gate para negativo e o transistor desliga sozinho! Esse efeito de feedback negativo degenerativo desacelera violentamente a comutação, multiplicando as perdas de chaveamento ($E_{\text{on}}$) por até 3 vezes e provocando oscilações destrutivas (ringing).

flowchart TD
    subgraph "Encapsulamento 3 Pinos (Com Degeneração Indutiva)"
        A1["di/dt Rápido (3 A/ns)"] --> B1["Tensão induzida L_s · di/dt = 21V!"]
        B1 --> C1["V_GS efetivo cai para valor negativo"]
        C1 --> D1["Chaveamento desacelera e perdas disparam"]
    end
    subgraph "Encapsulamento 4 Pinos TO-247-4L (Kelvin Source)"
        A2["Corrente de Potência flui pelo Pino 4"]
        B2["Driver conecta exclusivamente no Pino 3 (Kelvin)"]
        A2 -.->|Isolação física do loop| B2
        B2 --> C2["Tensão de Gate V_GS permanece LIMPA e total (18V)"]
        C2 --> D2["Comutação plena em nanossegundos com perda mínima!"]
    end

---

4. Esquema Prático de Aplicação: Conversor DC-DC Bidirecional / Inversor Solar 800V / 100kHz

Estágio de conversão de alta densidade de potência para inversor solar fotovoltaico ou carregador rápido de veículo elétrico (EV DC Fast Charger), operando em barramento de $800\text{V DC}$ a $100.0\text{kHz}$, acionado por driver isolado galvânico com fonte assimétrica de $+18\text{V}/-4\text{V}$.

graph LR
    subgraph "Barramento de Alta Tensão 800V EV / Solar"
        V_800V["+800V DC Link"]
        GND_PWR["0V (GND Potência)"]
    end
    
    subgraph "Driver Isolado de Gate SiC Dedicado"
        PWM["Sinal PWM 100kHz (DSP / MCU)"]
        DriverSiC["Driver SiC Rápido (Ex: UCC21710 / 10A Pico)"]
        FonteAssimetrica["Fonte Isolada DC-DC (+18V / -4V)"]
    end
    
    subgraph "Célula de Chaveamento SiC TO-247-4L"
        R_Gon["R_G_on (4.7Ω SMD)"]
        R_Goff["R_G_off (2.2Ω SMD)"]
        D_Sep["Diodo Schottky de Separação"]
        SiC_FET["SiC MOSFET C3M0075120K (1200V / 75mΩ)"]
    end
    
    subgraph "Carga / Filtro Ressonante de Alta Frequência"
        IndutorMini["Indutor L1 (Núcleo Planar 100kHz - 5x menor!)"]
        CapMini["Capacitor C1 (Filme Polipropileno Alta Frequência)"]
    end
    
    PWM --> DriverSiC
    FonteAssimetrica --> DriverSiC
    DriverSiC --> R_Gon --> SiC_FET
    SiC_FET --> R_Goff --> D_Sep --> DriverSiC
    DriverSiC ---|Pino 3 Kelvin| SiC_FET
    
    V_800V --> IndutorMini --> SiC_FET --> GND_PWR
    SiC_FET --> CapMini --> GND_PWR

---

5. Dimensionamento Passo a Passo e Projeto Numérico Resolvido

5.1 Especificações do Projeto

• Aplicação: Estágio de potência de Carregador de Veículo Elétrico (On-Board Charger - OBC) de $P_{\text{nom}}=11.0\text{kW}$.
• Tensão de Barramento: $V_{\text{DC}}=800.0\text{V DC}$ (bateria de lítio de $800\text{V}$).
• Corrente Média Contínua de Saída: $I_{\text{load}}=13.75\text{A}$ ($I_{\text{RMS}}=15.0\text{A}$).
• Frequência de Chaveamento: $f_{\text{sw}}=100.0\text{kHz}$ (impossível para IGBTs de silício!).
• Ciclo de Trabalho Nominal: $D=50\%=0.50$.
• Temperatura de Operação Ambiente do Módulo: $T_A=60{}^{\circ }\text{C}$.
• Meta Térmica: $T_J\le 125{}^{\circ }\text{C}$ (com ampla margem para o limite do SiC de $175{}^{\circ }\text{C}$).

---

5.2 Passo 1: Seleção do SiC MOSFET Comercial

Para $800\text{V DC}$, adota-se semicondutor classe $1200\text{V}$ (margem de segurança de $50\%$). Selecionamos o Wolfspeed C3M0075120K (encapsulamento TO-247-4L com pino Kelvin Source):

• $V_{\text{DSS}}=1200\text{V}$
• $R_{\text{DS(on)}}=75\text{m}\Omega$ @ $25{}^{\circ }\text{C}$ ($V_{\text{GS}}=15\text{V}$ a $18\text{V}$)
• $I_D=30.0\text{A}$ contínuos @ $25{}^{\circ }\text{C}$ ($21.0\text{A}$ @ $100{}^{\circ }\text{C}$)
• Carga total de gate: $Q_g=51.0\text{nC}$
• Energias de chaveamento a $100{}^{\circ }\text{C}$ sob $V_{\text{DS}}=800\text{V},I_D=15\text{A}$:
  • $E_{\text{on}}=210\mu \text{J}=0.210\text{mJ}$
  • $E_{\text{off}}=65\mu \text{J}=0.065\text{mJ}$
  • Energia total por ciclo: $E_{\text{sw}}=E_{\text{on}}+E_{\text{off}}=275\mu \text{J}=0.275\text{mJ}$
• Resistência térmica da junção à aba metálica: $R_{\theta JC}=0.90{}^{\circ }\text{C/W}$

---

5.3 Passo 2: Cálculo das Perdas de Condução ($P_{\text{cond}}$)

No Carbeto de Silício, a resistência aumenta suavemente com a temperatura devido ao menor coeficiente térmico que o silício. A $100{}^{\circ }\text{C}$, a curva de catálogo indica um fator multiplicador de apenas $1.35$: $R_{\text{DS(on)}(100^{\circ }\text{C})}=75\text{m}\Omega \times 1.35=101.25\text{m}\mathbf{\Omega }=0.10125\Omega$

A corrente eficaz no transistor com ciclo de trabalho $D=0.50$ é: $I_{D(\text{RMS})}=I_{\text{load}}\cdot \sqrt{D}=15.0\text{A}\times \sqrt{0.50}=15.0\times 0.7071=10.60\text{A}$

Perdas por efeito Joule na condução: $P_{\text{cond}}=I_{D(\text{RMS})}^2\cdot R_{\text{DS(on)}(100^{\circ }\text{C})}=(10.60\text{A}{)}^2\times 0.10125\Omega =112.36\times 0.10125=11.38\text{W}$

---

5.4 Passo 3: Cálculo das Perdas de Chaveamento a 100kHz ($P_{\text{sw}}$)

Aqui reside o triunfo da engenharia WBG: $P_{\text{sw}}=(E_{\text{on}}+E_{\text{off}})\cdot f_{\text{sw}}$ $P_{\text{sw}}=0.275\times 10^{-3}\text{J}\times 100000\text{Hz}=27.50\text{W}$

(Nota comparativa: Se tentássemos rodar o melhor IGBT de silício de 1200V nesta mesma condição, sua energia $E_{\text{sw}}$ seria de aproximadamente $2.9\text{mJ}$, resultando em $P_{\text{sw\_IGBT}}=2.9\times 10^{-3}\times 100000=290.0\text{W}$ — o IGBT fundiria em milissegundos!).

Potência total dissipada no chip SiC: $P_{\text{total}}=P_{\text{cond}}+P_{\text{sw}}=11.38\text{W}+27.50\text{W}=38.88\text{W}\approx 39.0\text{W}$

---

5.5 Passo 4: Dimensionamento Térmico do Dissipador de Calor

Para garantir temperatura estável da pastilha de $T_J\le 120{}^{\circ }\text{C}$ sob ambiente automotivo de $T_A=60{}^{\circ }\text{C}$: $\Delta T=T_J-T_A=120{}^{\circ }\text{C}-60{}^{\circ }\text{C}=60.0{}^{\circ }\text{C}$ $R_{\theta JA(\text{total})}=\frac{60.0{}^{\circ }\text{C}}{39.0\text{W}}=1.538{}^{\circ }\text{C/W}$

Subtraindo a resistência térmica interna da pastilha e a folha isoladora de mica/sil-pad de alta condutividade ($R_{\theta CS}=0.35{}^{\circ }\text{C/W}$): $R_{\theta SA}\le R_{\theta JA(\text{total})}-R_{\theta JC}-R_{\theta CS}=1.538-0.90-0.35=0.288{}^{\circ }\text{C/W}$

Especificação do Dissipador: Um bloco compacto de alumínio aletado com ventilação forçada de $0.25{}^{\circ }\text{C/W}$ mantém o conjunto operando com margem de segurança espetacular.

---

6. Modos de Falha, Diagnóstico e Regras de Layout PCB

6.1 Peculiaridades e Armadilhas do Acionamento de Gate em SiC

1. Necessidade Obrigatória de Tensão de Gate Alta ($+15\text{V}\text{ a }+18\text{V}$):
   • Transistores SiC possuem menor transcondutância ($g_{fs}$) que os MOSFETs de silício. Se você acioná-los com apenas $+10\text{V}$ ou $+12\text{V}$, a resistência $R_{\text{DS(on)}}$ subirá para o dobro do valor, aumentando drasticamente as perdas de condução!
2. Necessidade Obrigatória de Tensão Negativa de Bloqueio ($-4.0\text{V}$):
   • A tensão de limiar de gate de SiC diminui com a temperatura (atingindo apenas $V_{\text{GS(th)}}\approx 1.8\text{V}$ a $150{}^{\circ }\text{C}$).
   • Devido ao altíssimo $dV/dt>50\text{V/ns}$ da comutação, acionar com $0\text{V}$ no corte causa religamento acidental por injeção de corrente capacitiva de Miller. A polarização com $-4\text{V}$ é mandatória para robustez industrial.

6.2 Regras Mandatórias de Roteamento em PCB para Altíssimo $dV/dt$

1. Loop de Driver Conectado Exclusivamente ao Pino Kelvin:
   • O traço de retorno do Gate Driver (GND do driver) deve ser roteado exclusivamente até o pino 3 (Kelvin Source) com uma trilha fina e dedicada. NUNCA conecte o terra do gate driver ao plano de terra de potência do pino 4 (Power Source) na placa de circuito impresso!
2. Minimização Paranoica da Indutância do Barramento ($L_{\text{bus}}<15\text{nH}$):
   • Em $800\text{V}$ com desligamento em $10\text{ns}$, cada nanohenry de indutância gera dezenas de volts de pico. O plano de cobre de $+800\text{V}$ e o plano de $0\text{V}$ de potência devem correr em camadas sobrepostas da placa (stripline sandwich) para cancelamento mútuo do fluxo magnético.