📘 Capacitor Cerâmico (Disco e MLCC)

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1. Identificação Normativa e Símbolos

Parâmetro Normativo	Classe 1: C0G (NP0)	Classe 2: X7R / X5R	Disco Cerâmico de Alta Tensão
Norma Internacional	IEC 60384-8 / EIA-198	IEC 60384-9 / EIA-198	IEC 60384-9 / UL 60384-14
Constante Dielétrica (${\epsilon }_r$)	Baixa: ${\epsilon }_r\approx 20\text{ a }100$	Altíssima: ${\epsilon }_r\approx 2000\text{ a }4000$	Média-alta: ${\epsilon }_r\approx 500\text{ a }2000$
Estabilidade Térmica	Ultra-estável: $0\pm 30\text{ppm}{/}^{\circ }\text{C}$	Moderada: $\pm 15\%$ ($-55\text{ a }+125{}^{\circ }\text{C}$)	Instável com temperatura ($\pm 20\%$)
Sensibilidade à Tensão DC (DC-Bias)	ZERO (Capacitância não varia)	SEVERA (Perda de até $80\%$ de $C$)	Média a severa
Efeito Piezoelétrico e Ruído	NULO (Isento de microfonia)	PRESENTE (Zumbido audível)	Baixo
Aplicações Centrais	Circuitos sintonizados RF, osciladores	Desacoplamento digital, fontes DC-DC	Filtros de alta tensão ($1\text{ a }3\text{kV}$), snubbers

graph LR
    subgraph "Simbologia Padrão IEC 60617"
        Cap["Capacitor Não Polarizado: Duas barras paralelas ⫾"]
    end

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2. Prancha Visual de Engenharia: Aspecto e Anatomia em Corte

Tabela de Chamada Anatômica do Corte do MLCC

N°	Elemento Construtivo	Material de Engenharia	Função Física e Justificativa Tecnológica
①	Camadas Dielétricas Cerâmicas	Titanato de Bário (${\text{BaTiO}}_3$) sinterizado a mais de $1250{}^{\circ }\text{C}$ com espessura de $1\text{ a }3\mu \text{m}$	Suporta campo elétrico de mais de $10^7\text{V/m}$ entre placas condutoras com alta constante dielétrica (${\epsilon }_r>2500$).
②	Eletrodos Internos Interdigitados	Filmes metálicos de Níquel puro ($\text{Ni}$) ou Liga Paládio-Prata ($\text{Pd-Ag}$)	Centenas de camadas condutoras intercaladas que multiplicam a área efetiva das placas em volume de frações de milímetro cúbico.
③	Terminação Interna (Substrato)	Matriz sinterizada de Cobre condutor ($\text{Cu}$) ou Prata	Garante continuidade elétrica perfeita unindo todas as camadas de eletrodos em paralelo com baixíssima resistência ôhmica.
④	Barreira de Difusão de Níquel	Camada de Níquel ($\text{Ni}$) eletrodepositada ($1\text{ a }3\mu \text{m}$)	Impede o fenômeno de lixiviação (leaching): o estanho da solda líquida fundiria o cobre interno se não houvesse essa barreira.
⑤	Camada Externa de Solda	Estanho puro ($\text{Sn}$) fosco eletrodepositado ($3\text{ a }7\mu \text{m}$)	Assegura molhabilidade impecável durante a soldagem por refluxo (reflow) sem necessidade de chumbo (RoHS compliant).

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3. Física e Princípios de Funcionamento

3.1 Equação de Capacitância do MLCC Multicamadas

A capacitância total de um capacitor monolítico com $N$ eletrodos internos metálicos paralelos é dada por: $C=(N-1)\cdot \frac{{\epsilon }_0\cdot {\epsilon }_r\cdot A_{\text{ativo}}}{d}$

Onde:

• ${\epsilon }_0=8.854187\times 10^{-12}\text{F/m}$ (Permissividade do vácuo).
• ${\epsilon }_r$: Permissividade dielétrica relativa do material cerâmico.
• $N$: Número total de camadas de eletrodos internos (tipicamente de $100$ a mais de $800$ camadas em chips modernos).
• $A_{\text{ativo}}$: Área de sobreposição mútua entre placas adjacentes (${\text{m}}^2$).
• $d$: Espessura microscópica da camada de cerâmica dielétrica entre eletrodos ($\text{m}$).

O Milagre da Miniaturização

Para atingir $10\mu \text{F}$ em um encapsulamento minúsculo 0805 ($2.0\times 1.25\times 1.25\text{mm}$), a tecnologia moderna reduz a espessura dielétrica para $d\approx 1.2\mu \text{m}$ e empilha mais de $500$ camadas de eletrodos de níquel com espessura nanométrica!

3.2 O Modelo RLC Equivalente e a Auto-Ressonância (SRF)

Nenhum capacitor real é ideal. Todo MLCC possui parasitas internos inerentes: $Z(f)=\sqrt{{\text{ESR}}^2+{\left(2\pi f\cdot \text{ESL}-\frac{1}{2\pi f\cdot C}\right)}^2}$

Onde:

• $\text{ESR}$: Resistência Série Equivalente ($\text{m}\Omega$), gerada pela resistência ôhmica dos eletrodos de níquel e perdas dielétricas na cerâmica ($\tan \delta$).
• $\text{ESL}$: Indutância Série Equivalente ($\text{pH}\text{ a }\text{nH}$), gerada pela geometria dos terminais e pelo laço de corrente interno.

A Frequência de Auto-Ressonância (SRF - Self-Resonant Frequency) ocorre quando as reatâncias capacitiva e indutiva se anulam exatamente: $f_{\text{SRF}}=\frac{1}{2\pi \sqrt{\text{ESL}\cdot C}}$

flowchart LR
    subgraph "Comportamento da Impedância Z(f)"
        SubSRF["f < f_SRF: Comportamento CAPACITIVO<br/>Z diminui com 1/(2πfC)<br/>Filtra ruído eficientemente"]
        SRF["f = f_SRF: Mínimo de Impedância<br/>Z = ESR (alguns mΩ)"]
        SuperSRF["f > f_SRF: Comportamento INDUTIVO!<br/>Z aumenta com 2πf·ESL<br/>Perde eficácia de desacoplamento!"]
    end
    SubSRF --> SRF --> SuperSRF

3.3 A Armadilha Crítica do DC-Bias em Cerâmicas Classe 2 (X7R / X5R)

O Titanato de Bário (${\text{BaTiO}}_3$) é um material ferroelétrico polar. Em repouso (tensão zero), seus dipolos elétricos espontâneos estão desordenados em domínios aleatórios, prontos para oscilar e armazenar carga elétrica. No entanto, quando uma tensão contínua contínua $V_{\text{DC}}$ é aplicada nos terminais do capacitor, estabelece-se um campo elétrico interno gigantesco: $E=\frac{V_{\text{DC}}}{d}=\frac{10\text{V}}{1.5\times 10^{-6}\text{m}}\approx 6.67\times 10^6\text{V/m}=66.7\text{kV/cm}!$

Esse campo elétrico trava os dipolos mecânicos na direção do campo, impedindo-os de responder a sinais alternados. Como consequência: $\text{A constante dieleˊtrica efetiva }{\epsilon }_r\text{ DESPENCA, derrubando a capacitaˆncia real!}$

Alerta Máximo para Engenheiros de Hardware

Um capacitor cerâmico MLCC X7R de especificação nominal $10\mu \text{F}/16\text{V}$ formato 0603 operando em um barramento de apenas $12\text{V}$ pode perder até $75\%$ de sua capacitância, entregando na prática apenas $2.5\mu \text{F}$! Se o projetista não prever esse efeito (derating de DC-bias), a fonte chaveada ficará instável ou gerará ripple excessivo que reinicia o microprocessador.

3.4 Efeito Piezoelétrico, Microfonia e Zumbido Audível

Como a cerâmica ${\text{BaTiO}}_3$ é piezoelétrica, a aplicação de uma tensão AC com componente harmônica na faixa audível ($1\text{kHz}\text{ a }20\text{kHz}$, como a frequência de burst de fontes chaveadas em modo de espera) faz o corpo cerâmico do MLCC vibrar mecanicamente. Essa vibração mecânica é transmitida aos pads de solda e reverbera na placa de circuito impresso como um alto-falante microscópico, gerando um assobio audível incômodo (singing capacitor).

• Inversamente, se a placa sofrer vibração mecânica externa (impacto, motores, ventiladores), o capacitor gera uma tensão elétrica indesejada de ruído nos seus terminais (Efeito Microfônico), falseando sinais de instrumentação de alta impedância.
• Solução: Utilizar dielétrico Classe 1 (C0G/NP0) ou capacitores de filme plástico em nós sensíveis de sinal.

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4. Exemplo de Aplicação Prática no Mundo Real

Rede de Desacoplamento de Energia (PDN) para FPGA / Microcontrolador de Alta Performance

Um processador com núcleo operando a $1.2\text{V}$ e barramento de clock de $150\text{MHz}$ consome transientes de corrente em degrau ultrarrápidos quando milhares de portas lógicas chaveiam simultaneamente. A rede de desacoplamento deve manter a tensão estável com ripple menor que $\pm 3\%$ ($\pm 36\text{mV}$).

flowchart LR
    VREG["Regulador Step-Down (1.2V Core)"] --> Bulk["C_bulk: 10µF (MLCC X7R 0805)"]
    Bulk --> Mid["C_mid: 1µF (MLCC X7R 0603)"]
    Mid --> HighFreq["C_hf: 100nF (MLCC C0G 0402)"]
    HighFreq --> UltraFreq["C_ultra: 1nF (MLCC C0G 0201)"]
    UltraFreq --> CorePin["Pino VDD_CORE da FPGA"]
    
    subgraph "Objetivo da PDN"
        Impedancia["Impedância Z < Z_target (0.024 Ω) de DC até centenas de MHz"]
    end

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5. Metodologia Completa de Dimensionamento Passo a Passo

Dados de Projeto:

• Tensão nominal de alimentação do circuito lógico: $V_{\text{core}}=1.20{\text{V}}_{\text{DC}}$.
• Variação máxima admissível de tensão (Voltage Sag/Overshoot): $\Delta V_{\max }=36\text{mV}$ ($3.0\%$).
• Degrau máximo de transiente de corrente consumido pelo núcleo: $\Delta I_{\text{step}}=1.50\text{A}$.
• Taxa de subida da corrente (slew rate): $t_{\text{rise}}=1.0\text{nanossegundo}$ ($di/dt=1.5\times 10^9\text{A/s}$).
• Tempo de resposta em malha do regulador de tensão (VRM): $t_{\text{reg}}=2.0\mu \text{s}$ ($2000\text{ns}$).
• Temperatura ambiente máxima de operação: $T_{\text{amb}}=70{}^{\circ }\text{C}$.

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Passo 1: Cálculo da Impedância Alvo da Rede de Distribuição de Potência ($Z_{\text{target}}$)

Para garantir que o produto da corrente transitória pela impedância da fonte nunca ultrapasse a janela de $\Delta V_{\max }$, a impedância máxima da rede (PDN) deve ser: $Z_{\text{target}}=\frac{\Delta V_{\max }}{\Delta I_{\text{step}}}=\frac{0.036\text{V}}{1.50\text{A}}=0.024\Omega =24.0\text{m}\Omega$

A impedância combinada dos capacitores de desacoplamento em paralelo deve permanecer abaixo de $24\text{m}\Omega$ em toda a faixa de frequências de interesse.

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Passo 2: Cálculo da Capacitância Global de Reserva (Bulk Capacitance)

Durante os primeiros $2.0\mu \text{s}$ após o degrau de carga, o regulador de tensão ainda não reagiu devido à sua largura de banda finita. Toda a carga de suprimento deve vir dos capacitores de desacoplamento: $C_{\text{bulk,mıˊn}}=\frac{\Delta I_{\text{step}}\cdot t_{\text{reg}}}{\Delta V_{\max }}=\frac{1.50\text{A}\times (2.0\times 10^{-6}\text{s})}{0.036\text{V}}=\frac{3.0\times 10^{-6}}{0.036}=83.3\mu \text{F}$

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Passo 3: Correção Obrigatória por Perda de DC-Bias e Tolerância

Se utilizarmos capacitores de catálogo de $22\mu \text{F}/6.3\text{V}$ X7R no formato 0805:

1. Perda por DC-Bias sob $1.2\text{V}$: Consultando a curva do fabricante (ex: Murata GRM21BZ70J226ME44), sob $1.2\text{V}$ a perda de capacitância é relativamente branda, de aproximadamente $-8\%$ ($C_{\text{bias}}=22\times 0.92=20.24\mu \text{F}$).
2. Tolerância de Fabricação: $\pm 20\%$ ($k_{\text{tol}}=0.80$).
3. Deriva por Temperatura a $70{}^{\circ }\text{C}$ (X7R): $\approx -5\%$ ($k_{\text{temp}}=0.95$).

Capacitância efetiva real mínima garantida por componente: $C_{\text{real}}=22\mu \text{F}\times 0.92\times 0.80\times 0.95=15.38\mu \text{F}$

Número de capacitores de $22\mu \text{F}$ necessários em paralelo: $N_{\text{bulk}}=\frac{C_{\text{bulk,mıˊn}}}{C_{\text{real}}}=\frac{83.3\mu \text{F}}{15.38\mu \text{F}}=5.41⟹6\text{ capacitores de }22\mu \text{F}\text{ (0805 X7R)}$

Capacitância real instalada: $C_{\text{instalada}}=6\times 15.38\mu \text{F}=92.28\mu \text{F}>83.3\mu \text{F}⟹\text{Aprovado!}$

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Passo 4: Filtragem de Alta Frequência e Indutância de Montagem ($\text{ESL}$)

Nos primeiros nanossegundos do chaveamento ($t<5\text{ns}$), os capacitores de $22\mu \text{F}$ em encapsulamento 0805 não conseguem entregar corrente devido à sua indutância série parasita ($\text{ESL}\approx 800\text{pH}$). A indutância máxima permitida para não violar $\Delta V$ em $1\text{ns}$ é: $L_{\text{maˊx}}=\frac{\Delta V_{\max }}{di/dt}=\frac{0.036\text{V}}{1.50\times 10^9\text{A/s}}=2.4\times 10^{-11}\text{H}=24.0\text{picomicrohenries (pH)!}$

Como nenhum capacitor individual possui ESL tão baixa, conecta-se uma constelação de capacitores cerâmicos minúsculos formato 0402 e 0201 (C0G de $100\text{nF}$ e $10\text{nF}$) posicionados imediatamente embaixo dos pinos de alimentação do chip no lado oposto da placa:

• Com $8$ capacitores de $100\text{nF}$ (formato 0402 com $\text{ESL}\approx 200\text{pH}$ cada) em paralelo: ${\text{ESL}}_{\text{equivalente}}=\frac{200\text{pH}}{8}=25.0\text{pH}\approx L_{\text{maˊx}}$
• A resistência série combinada de $8$ capacitores com $\text{ESR}\approx 15\text{m}\Omega$ cada resulta em: ${\text{ESR}}_{\text{equivalente}}=\frac{15\text{m}\Omega }{8}=1.87\text{m}\Omega \ll Z_{\text{target}}(24\text{m}\Omega )$

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6. Modos de Falha, Diagnóstico e Boas Práticas de Layout

Modos Típicos de Falha

1. Trinca Mecânica por Flexão da PCB (Board Flex Cracking): É o modo de falha número 1 de MLCCs no mundo. Durante a separação dos painéis da placa (depaneling), aperto de parafusos de fixação ou choque mecânico, a cerâmica quebra em um ângulo de $45^{\circ }$. Os eletrodos internos entram em contato direto, gerando curto-circuito catastrófico que queima trilhas e fontes.
2. Choque Térmico na Soldagem Manual: Tocar a ponta quente do ferro de solda ($350{}^{\circ }\text{C}$) diretamente no corpo cerâmico do chip frio provoca expansão térmica assimétrica e microfissuras internas invisíveis a olho nu.

flowchart TD
    Flexao["Flexão Mecânica da PCB"] --> Trinca["Trinca a 45° no Corpo Cerâmico"]
    Trinca --> Curto["Curto-Circuito entre Placas Ni"]
    Curto --> Queima["Sobrecorrente Destrutiva no Barramento"]

Regras Críticas de Layout e Prevenção

• Uso de MLCCs com Terminação Flexível (Soft Termination / FlexiCap): Em placas sujeitas a vibração ou montadas perto de parafusos, especificar componentes que possuam uma camada condutora elástica de polímero com prata antes do níquel, absorvendo flexões mecânicas de até $5\text{mm}$ sem trincar.
• Orientação em Relação à Linha de Quebra da Placa: Nunca posicionar o comprimento do MLCC paralelo à linha de corte/v-score da PCB. Posicionar sempre a face menor ou afastar o chip em pelo menos $5\text{mm}$ da borda.
• Via-in-Pad e Laço de Menor Indutância: Para capacitores de desacoplamento de alta frequência, colocar as vias de passagem para os planos internos de $V_{\text{core}}$ e Terra imediatamente adjacentes aos pads de solda, minimizando a área do laço condutor ($A_{\text{loop}}\to 0⟹\text{ESL}\to \text{mıˊnimo}$).

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