Aula 04 - Periféricos Integrados - Conversores ADC-DAC e Comunicação Serial

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1. O Conversor Analógico-Digital (ADC) por Aproximações Sucessivas (SAR)

A digitalização de variáveis físicas contínuas provenientes de transdutores analógicos (temperatura, pressão manométrica, corrente de linha, vazão e luminosidade) é efetuada no microcontrolador pelo Conversor Analógico-Digital (Analog-to-Digital Converter - ADC).

A quase totalidade dos microcontroladores de 8, 16 e 32 bits adota a arquitetura de Aproximações Sucessivas (SAR - Successive Approximation Register), que oferece o compromisso ideal entre velocidade de amostragem (centenas de milhares de amostras por segundo - kSPS), excelente resolução ($10\text{ a }12\text{ bits}$), baixo consumo elétrico e reduzida área de silício.

1.1 O Circuito de Amostragem e Retenção (Sample & Hold)

Antes da conversão propriamente dita, o sinal analógico externo deve ser congelado no tempo para que variações de tensão durante o processamento do SAR não corrompam a palavra digital:

1. Fase de Amostragem (Sample): Uma chave analógica interna fecha-se, conectando o pino do canal selecionado ao capacitor interno de retenção ($C_{\text{hold}}\approx 120\text{ pF}$);
2. Tempo Mínimo de Aquisição ($T_{\text{acq}}$): O capacitor $C_{\text{hold}}$ carrega-se exponencialmente através da impedância da fonte analógica externa ($R_S$) e das resistências internas da chave ($R_{\text{switch}}$). Para assegurar precisão de $1/2\text{ LSB}$ em 10 bits ($99,95\%$ da carga), o manual técnico do fabricante estipula: $\boxed{T_{\text{acq}}\ge 19,7\mu \text{s}(\text{para }{R}_S\le 10\text{ k}\Omega )}$
3. Fase de Retenção (Hold): A chave abre-se, isolando o capacitor. O registrador SAR inicia a busca binária bit a bit do MSB (bit 9) até o LSB (bit 0), consumindo exatos $11\text{ a }12$ períodos de clock do conversor ($T_{AD}$).

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2. Modelagem Matemática da Quantização e Resolução

O conversor quantiza a faixa de tensão analógica compreendida entre a referência inferior ($V_{\text{ref}-}$) e a referência superior ($V_{\text{ref}+}$) em $2^N$ intervalos discretos de quantização (onde $N=10\text{ bits}⟹2^{10}=1.024$ códigos digitais, de $0$ a $1.023$).

2.1 Resolução do Quantum ($Q$ ou $V_{\text{LSB}}$)

O valor de tensão correspondente à variação de uma única unidade no bit menos significativo (LSB) é o Quantum ($Q$):

$\boxed{Q=V_{\text{LSB}}=\frac{V_{\text{ref}+}-V_{\text{ref}-}}{2^N-1}\approx \frac{\Delta V_{\text{ref}}}{2^N}}$

Para uma alimentação padrão de $V_{\text{ref}+}=5,00\text{ V}$ e $V_{\text{ref}-}=0,00\text{ V}$ com $N=10\text{ bits}$: $Q=\frac{5,00\text{ V}-0\text{ V}}{1.023}\approx 4,8876\text{ mV/passo}\approx 4,89\text{ mV}$

2.2 Equação de Transferência Digital

O código binário inteiro $N_{\text{ADC}}\in [0,1023]$ lido nos registradores do microcontrolador é dado por:

$\boxed{N_{\text{ADC}}=\text{int}\left[\frac{V_{\text{in}}-V_{\text{ref}-}}{Q}\right]=\text{int}\left[\frac{(V_{\text{in}}-V_{\text{ref}-})\cdot (2^N-1)}{V_{\text{ref}+}-V_{\text{ref}-}}\right]}$

Inversamente, a tensão analógica real reconstruída por firmware a partir do valor digital lido é:

$\boxed{V_{\text{in}}=V_{\text{ref}-}+N_{\text{ADC}}\cdot Q=V_{\text{ref}-}+N_{\text{ADC}}\cdot \left(\frac{V_{\text{ref}+}-V_{\text{ref}-}}{1.023}\right)}$

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3. Parametrização dos Registradores e Base de Tempo ($T_{AD}$)

O correto funcionamento do módulo ADC requer que o período de relógio da lógica SAR ($T_{AD}$) obedeça estritamente à janela temporal ditada pela constante de tempo do silício do chip:

$\boxed{1,6\mu \text{s}\le T_{AD}\le 6,0\mu \text{s}}$

• Se $T_{AD}<1,6\mu \text{s}$: o circuito interno não tem tempo de assentar o sinal do comparador, provocando códigos espúrios (missing codes) e não-linearidade diferencial severa;
• Se $T_{AD}>6,0\mu \text{s}$: a carga retida no capacitor $C_{\text{hold}}$ sofre descarga de fuga antes do término dos 10 passos da conversão, gerando erro de ganho.

O parâmetro $T_{AD}$ é configurado pelos bits de seleção de clock ADCON0bits.ADCS como uma fração do oscilador mestre $F_{osc}$:

Bits ADCS	Fonte de Clock do ADC	Exemplo: $F_{osc}=4\text{ MHz}$	Exemplo: $F_{osc}=20\text{ MHz}$
00	$F_{osc}/2$	$T_{AD}=2/4\text{M}=0,5\mu \text{s}$ (Muito rápido! Inválido)	$T_{AD}=0,1\mu \text{s}$ (Inválido)
01	$F_{osc}/8$	$T_{AD}=8/4\text{M}=2,0\mu \text{s}$ (Ótimo!)	$T_{AD}=0,4\mu \text{s}$ (Inválido)
10	$F_{osc}/32$	$T_{AD}=32/4\text{M}=8,0\mu \text{s}$ (Muito lento! Inválido)	$T_{AD}=32/20\text{M}=1,6\mu \text{s}$ (Perfeito!)
11	FRC (Oscilador RC Interno)	$T_{AD}\approx 2\text{ a }6\mu \text{s}$ (Adequado para modo SLEEP)	$T_{AD}\approx 2\text{ a }6\mu \text{s}$

3.1 Justificação do Resultado (Bit ADFM)

Como o resultado de 10 bits precisa ser acomodado em dois registradores de 8 bits (ADRESH e ADRESL), o bit ADFM em ADCON1 define o formato:

• ADFM = 1 (Justificado à Direita): Os 8 bits menos significativos ficam em ADRESL e os 2 bits superiores ficam em ADRESH<1:0>. É a configuração padrão em C: $N_{\text{ADC}}=(((\text{uint16\_t})\text{ADRESH})\ll 8)|\text{ADRESL}$
• ADFM = 0 (Justificado à Esquerda): Os 8 bits mais significativos ficam concentrados em ADRESH<7:0>. Permite leitura instantânea em 8 bits descartando os 2 bits inferiores com erro insignificante de resolução.

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4. Comunicação Serial Assíncrona: UART / USART

A interface UART (Universal Asynchronous Receiver-Transmitter) permite a troca bidirecional de dados entre microcontroladores, computadores e modems industriais utilizando apenas dois fios de sinal (TX de transmissão e RX de recepção) com uma referência de terra comum (GND).

4.1 Enquadramento do Quadro (Frame Format)

Por ser assíncrono (sem fio de clock compartilhado), transmissor e receptor devem operar configurados rigorosamente com a mesma taxa de modulação (Baud Rate em bps):

1. Linha Ociosa (Idle): Permanece em nível lógico alto ($1$ contínuo);
2. Start Bit: A linha é puxada forçadamente para nível baixo ($0$) por 1 período de bit, sinalizando ao receptor o início do quadro e sincronizando seus contadores internos;
3. Bits de Dados: Transmissão de 7, 8 ou 9 bits úteis, transmitidos obrigatoriamente a partir do LSB (bit menos significativo D0) até o MSB (D7);
4. Bit de Paridade (Opcional): Paridade par (Even) ou ímpar (Odd) para detecção simples de erros de linha;
5. Stop Bit: A linha retorna obrigatoriamente ao nível alto ($1$) por 1 ou 2 períodos de bit antes do próximo quadro.

4.2 Geração do Baud Rate e Tolerância de Sincronismo

A taxa de bits é gerada pelo divisor de clock programável do periférico através do registrador SPBRG e do bit de alta velocidade TXSTAbits.BRGH:

$\boxed{\text{Baud Rate (BRGH = 1)}=\frac{F_{osc}}{16\cdot (SPBRG+1)}⟹SPBRG=\text{round}\left(\frac{F_{osc}}{16\cdot \text{Baud}}\right)-1}$

$\boxed{\text{Baud Rate (BRGH = 0)}=\frac{F_{osc}}{64\cdot (SPBRG+1)}⟹SPBRG=\text{round}\left(\frac{F_{osc}}{64\cdot \text{Baud}}\right)-1}$

O desvio percentual relativo entre o Baud Rate teórico configurado e o Baud Rate real da UART não pode exceder o teto de tolerância:

$\boxed{{\text{Erro}}_{\%}=\left|\frac{{\text{Baud}}_{\text{real}}-{\text{Baud}}_{\text{nominal}}}{{\text{Baud}}_{\text{nominal}}}\right|\cdot 100\%\le 2,5\%}$

Desvios superiores a $2,5\%$ provocam amostragem fora do centro geométrico do bit de Stop, gerando erros críticos de enquadramento (Framing Error - flag FERR).

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5. Protocolos Seriais Síncronos: SPI vs. I2C

5.1 O Barramento SPI (4 Fios)

O barramento SPI opera em modo Full-Duplex estrito através de dois registradores de deslocamento em anel que trocam bits simultaneamente a cada borda do sinal SCK:

• MOSI / SDO: Saída de dados do Mestre para entrada do Escravo;
• MISO / SDI: Saída de dados do Escravo para entrada do Mestre;
• SCK: Relógio síncrono pulsado exclusivamente pelo Mestre;
• SS / CS: Habilitação do Escravo ativa em nível baixo ($0\text{ V}$). Cada escravo adicional no barramento demanda uma linha GPIO exclusiva do microcontrolador mestre.

5.2 O Barramento I2C (2 Fios em Dreno Aberto)

O barramento I2C utiliza transistores com dreno aberto que apenas conseguem puxar as linhas para nível baixo ($0\text{ V}$). Para retornar ao nível alto ($V_{DD}$), resistores de polarização externos (Pull-Up Resistors, $R_p\approx 2,2\text{ k}\Omega \text{ a }10\text{ k}\Omega$) são obrigatórios nas duas linhas:

• SDA (Serial Data): Linha de dados bidirecional compartilhada;
• SCL (Serial Clock): Linha de relógio compartilhada.

Condições Especiais do Barramento:

• START Condition: Transição de nível alto para nível baixo em SDA com SCL mantido em nível alto;
• STOP Condition: Transição de nível baixo para nível alto em SDA com SCL mantido em nível alto;
• Transmissão de Bytes: A linha SDA só pode mudar de estado enquanto SCL estiver em nível baixo. Enquanto SCL estiver em nível alto, os dados em SDA devem permanecer rigorosamente estáveis!

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6. Diagrama Arquitetural Consolidado

O diagrama técnico vetorial a seguir ilustra a arquitetura interna do conversor ADC tipo SAR com seus registradores de controle, bem como os diagramas físicos e quadros de temporização das interfaces seriais UART, SPI e I2C:

🕹️ Simulador Dinâmico Interativo: Conversão ADC ( $N$ bits), Erro de Quantização, Amostragem de Nyquist e Efeito Aliasing

Experimente em tempo real a resolução do conversor ADC de $2$ a $12\text{ bits}$ ($4$ a $4096$ níveis), o passo de quantização $Q=V_{\text{ref}}/2^B$, a relação sinal-ruído de quantização ($\text{SQNR}=6,02B+1,76\text{ dB}$), o erro instantâneo $e_q(t)$ e o efeito Aliasing quando a taxa de amostragem $f_s$ viola o critério de Nyquist ($f_s<2f_m$): 👉 ▶️ Clique para Abrir o Simulador em Tela Cheia no Navegador (Arquivo no cofre: [[simulador_fourier_thd_amostragem_nyquist_adc.html]])

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7. Exercícios Resolvidos e Aplicações em Concursos

Exercício 1 (Petrobras - Engenharia Elétrica / CESGRANRIO)

Enunciado: Um sensor industrial de temperatura com saída linear de $10{\text{ mV/}}^{\circ }\text{C}$ (tipo LM35) é conectado diretamente ao canal AN0 de um microcontrolador com ADC de 10 bits. As tensões de referência analógica do conversor são fixadas nos pinos externos em $V_{\text{ref}+}=2,56\text{ V}$ e $V_{\text{ref}-}=0,00\text{ V}$.

1. Calcule a resolução do quantum $Q$ do conversor e a sensibilidade de medição em graus Celsius por bit.
2. Sabendo que em uma medição o par de registradores ADRESH:ADRESL retornou o valor digital decimal $N_{\text{ADC}}=400$, calcule a tensão analógica lida e a correspondente temperatura física monitorada.
3. Se o microcontrolador opera com oscilador a cristal de $F_{osc}=16\text{ MHz}$, determine a configuração correta dos bits ADCS1:ADCS0 para garantir que o período $T_{AD}$ atenda à faixa operacional normativa de $1,6\mu \text{s}\le T_{AD}\le 6,0\mu \text{s}$.

Resolução Passo a Passo:

1. Resolução de Quantização e Sensibilidade: $Q=\frac{V_{\text{ref}+}-V_{\text{ref}-}}{2^N-1}=\frac{2,56\text{ V}-0\text{ V}}{1.023}\approx 2,5024\times 10^{-3}\text{ V/passo}\approx 2,50\text{ mV/passo}$ Como o sensor possui ganho de sensibilidade $S_T=10{\text{ mV/}}^{\circ }\text{C}=0,010{\text{ V/}}^{\circ }\text{C}$: $\text{Sensibilidade}=\frac{Q}{S_T}=\frac{2,50\text{ mV/bit}}{10{\text{ mV/}}^{\circ }\text{C}}=0,25^{\circ }\text{C/bit}$ Cada incremento de 1 unidade no valor do ADC representa exatamente $0,25^{\circ }\text{C}$ ($1/4$ de grau de resolução).

2. Cálculo da Temperatura para $N_{\text{ADC}}=400$: Tensão analógica correspondente: $V_{\text{in}}=N_{\text{ADC}}\cdot Q=400\times 2,5024\times 10^{-3}\text{ V}\approx 1,001\text{ V}=1.001\text{ mV}$ Temperatura indicada: $T=\frac{V_{\text{in}}}{10{\text{ mV/}}^{\circ }\text{C}}=\frac{1.001\text{ mV}}{10{\text{ mV/}}^{\circ }\text{C}}\approx 100,1^{\circ }\text{C}$

3. Dimensionamento do Clock do ADC ($F_{osc}=16\text{ MHz}$):

   • Opção $F_{osc}/2⟹T_{AD}=2/16\text{M}=0,125\mu \text{s}$ (Muito rápido! Fora da faixa);
   • Opção $F_{osc}/8⟹T_{AD}=8/16\text{M}=0,500\mu \text{s}$ (Muito rápido! Fora da faixa);
   • Opção $F_{osc}/32⟹T_{AD}=32/16\text{M}=2,000\mu \text{s}$. Como $1,6\mu \text{s}\le 2,0\mu \text{s}\le 6,0\mu \text{s}$, a opção $F_{osc}/32$ cumpre a norma perfeitamente! Configura-se os bits ADCS1:ADCS0 = 10_2.

$\boxed{Q=2,50\text{ mV},\text{Resoluc¸a˜o}=0,25^{\circ }\text{C/bit},T=100,1^{\circ }\text{C},T_{AD}=2,0\mu \text{s}(ADCS=F_{osc}/32)}$

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Exercício 2 (Marinha do Brasil - Corpo de Engenheiros)

Enunciado: Um microcontrolador com frequência de oscilador de $F_{osc}=11,0592\text{ MHz}$ necessita comunicar-se com um computador industrial através da interface serial UART na taxa padronizada de $9.600\text{ bps}$.

1. Demonstre por que a escolha de cristais com frequências múltiplas de potências de 2 fracionárias como $11,0592\text{ MHz}$ ou $7,3728\text{ MHz}$ é amplamente preferida na indústria para comunicações seriais assíncronas em detrimento de cristais com valores redondos como $10,0\text{ MHz}$ ou $20,0\text{ MHz}$.
2. Calcule o valor exato a ser gravado no registrador SPBRG no modo de alta velocidade ($BRGH=1$) e o erro percentual de Baud Rate resultante para $F_{osc}=11,0592\text{ MHz}$ em comparação com $F_{osc}=10,0000\text{ MHz}$.

Resolução Passo a Passo:

1. Cálculo com Cristal de $F_{osc}=11,0592\text{ MHz}$ ($BRGH=1$): Fórmula da taxa: $\text{Baud}=\frac{F_{osc}}{16\cdot (SPBRG+1)}⟹SPBRG=\frac{\mathrm{11.059.200}}{16\times 9.600}-1=\frac{\mathrm{11.059.200}}{153.600}-1=72-1=71$ Como $71$ é um número inteiro exato sem partes fracionárias: ${\text{Baud}}_{\text{real}}=\frac{\mathrm{11.059.200}}{16\cdot (71+1)}=\frac{\mathrm{11.059.200}}{1.152}=9.600,00\text{ bps}$ $\boxed{{\text{Erro}}_{\%}=0,00\%(\text{Precisa˜o Absoluta Zero Erro!})}$

2. Cálculo com Cristal de $F_{osc}=10,0000\text{ MHz}$ ($BRGH=1$): $SPBRG=\frac{\mathrm{10.000.000}}{16\times 9.600}-1=\frac{\mathrm{10.000.000}}{153.600}-1=65,104-1=64,104\approx 64$ Baud Rate real com $SPBRG=64$: ${\text{Baud}}_{\text{real}}=\frac{\mathrm{10.000.000}}{16\cdot (64+1)}=\frac{\mathrm{10.000.000}}{1.040}\approx 9.615,38\text{ bps}$ Erro percentual: ${\text{Erro}}_{\%}=\left|\frac{9.615,38-9.600}{9.600}\right|\cdot 100\%=\frac{15,38}{9.600}\cdot 100\%\approx +0,16\%$

3. Conclusão Técnica: Cristais como $11,0592\text{ MHz}$ e $7,3728\text{ MHz}$ são divisíveis de forma estritamente inteira por todas as taxas seriais padrão (2400, 4800, 9600, 19200, 38400, 57600 e 115200 bps), eliminando completamente o erro de arredondamento de temporização e garantindo estabilidade de transmissão em longas distâncias sem corrupção de quadros.