Aula 03 - Temporizadores, Contadores, Interrupções e Modulação PWM

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1. Princípios de Temporização e Contagem por Hardware

O controle determinístico de tempo é a espinha dorsal dos sistemas embarcados em engenharia. A utilização de laços de retardo por software (software delay loops), como a função _delay_ms() que bloqueia a UCP consumindo ciclos em loops vazios, é inaceitável em aplicações profissionais, pois degrada a responsividade da máquina e impede o atendimento simultâneo a sensores e atuadores.

Os microcontroladores incorporam circuitos periféricos dedicados de contagem puramente por hardware denominados Temporizadores/Contadores (Timers/Counters). Estes módulos operam de forma assíncrona e autônoma, acumulando pulsos de clock independentemente do fluxo de instruções da UCP.

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2. Estrutura dos Módulos Timer0, Timer1 e Timer2

Na arquitetura de microcontroladores de 8 bits (como o PIC16F877A), coexistem três temporizadores distintos, cada um otimizado para propósitos circuítais específicos:

Módulo	Resolução	Fontes de Clock	Prescaler Disponível	Registrador de Comparação	Aplicação Primária
Timer0	8 bits ($0\text{-}255$)	Interno ($F_{osc}/4$) ou Externo (T0CKI)	$1:2,1:4,\dots ,1:256$	Não possui	Base de tempo geral, contagem de pulsos
Timer1	16 bits ($0\text{-}65.535$)	Interno ou Externo (T1CKI / Cristal 32k)	$1:1,1:2,1:4,1:8$	Modo Captura/Comparação	Base de tempo longa, relógio RTC de 1 s
Timer2	8 bits com PR2	Exclusivamente Interno ($F_{osc}/4$)	Prescaler ($1:1,1:4,1:16$) + Postscaler ($1:1\dots 1:16$)	Registrador PR2 (Período)	Base de tempo para PWM e chaveamento

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3. Equacionamento Matemático do Estouro de Temporização

3.1 Dedução da Equação do Timer0 (8 Bits)

O registrador TMR0 incrementa a cada pulso entregue pela saída de seu divisor de frequência programável (Prescaler). Ao atingir a contagem máxima de $255$ ($0xFF$) e receber o próximo pulso, o contador sofre transbordamento (overflow) retornando a $0$, setando simultaneamente o flag de interrupção INTCONbits.TMR0IF = 1.

Se o registrador for pré-carregado com um valor inicial $TMR{0}_{\text{inicial}}$, o número de incrementos necessários para o estouro é exatamente: $\Delta N=256-TMR{0}_{\text{inicial}}$

O intervalo de tempo exato decorrido até o estouro ($T_{\text{estouro}}$) é dado formalmente por:

$\boxed{T_{\text{estouro}}=T_{cy}\cdot \text{Prescaler}\cdot (256-TMR{0}_{\text{inicial}})=\frac{4}{F_{osc}}\cdot \text{Prescaler}\cdot (256-TMR{0}_{\text{inicial}})}$

Isolando o valor a ser carregado no registrador para obter um tempo de estouro desejado:

$\boxed{TMR{0}_{\text{inicial}}=256-\frac{T_{\text{estouro}}\cdot F_{osc}}{4\cdot \text{Prescaler}}}$

3.2 Dedução da Equação do Timer1 (16 Bits)

O Timer1 opera com dois registradores em cascata de 8 bits (TMR1H e TMR1L), perfazendo contagem de $2^{16}=65.536$ estados:

$\boxed{T_{\text{estouro}}=\frac{4}{F_{osc}}\cdot {\text{Prescaler}}_{TMR1}\cdot (65.536-TMR{1}_{\text{inicial}})}$

$\boxed{TMR{1}_{\text{inicial}}=65.536-\frac{T_{\text{estouro}}\cdot F_{osc}}{4\cdot {\text{Prescaler}}_{TMR1}}}$

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4. O Sistema de Interrupções: Estrutura, Controle e Atendimento

Uma interrupção é um mecanismo assíncrono disparado por eventos de hardware internos ou externos que suspende temporariamente a execução do programa principal, força a UCP a salvar seu contexto e desvia a execução para uma Rotina de Serviço de Interrupção (Interrupt Service Routine - ISR) localizada em um vetor de endereço pré-determinado da memória Flash ($0x0004$ na linha média).

4.1 A Lógica de Habilitação em Três Portas AND

Para que qualquer evento periférico consiga efetivamente interromper a CPU, uma cadeia lógica de três condições deve ser satisfeita simultaneamente:

1. Chave Geral de Interrupções (GIE): Bit 7 de INTCON deve estar em $1$;
2. Chave de Periféricos (PEIE): Bit 6 de INTCON deve estar em $1$ (para interrupções que não sejam Timer0, Externa RB0 ou Mudança em PORTB);
3. Habilitação Individual do Módulo (IE): O bit específico de ativação daquele módulo deve estar em $1$ (ex: TMR1IE = 1);
4. Sinalização do Evento (IF): O flag de hardware que atesta a ocorrência física do evento sobe para $1$ (ex: TMR1IF = 1).

4.2 Protocolo de Execução da ISR

Ao aceitar o pedido de interrupção, o hardware executa automaticamente:

1. O bit GIE é zerado imediatamente por hardware para bloquear interrupções aninhadas;
2. O endereço do PC atual ($PC+1$) é salvo na pilha de hardware (Stack);
3. O ponteiro de instrução é forçado para o vetor fixo $0x0004$;
4. O compilador C ou programador salva o contexto dos registradores WREG e STATUS;
5. A ISR verifica qual dos flags causou a interrupção através de testes condicionais (if (TMR1IF) { ... });
6. Limpeza Mandatória do Flag por Software: O desenvolvedor deve obrigatoriamente limpar o flag do evento (TMR1IF = 0). Se esta linha for omitida, ao retornar da rotina o flag continuará em nível 1, provocando o re-disparo imediato da interrupção em um loop perpétuo;
7. A instrução RETFIE restaura o contexto, desempilha o PC e reabilita atomicamente GIE = 1.

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5. Módulo CCP e Modulação por Largura de Pulso (PWM)

O módulo CCP (Capture / Compare / PWM) opera associado ao Timer2 para produzir trens de pulsos retangulares de alta frequência com razão cíclica (Duty Cycle) programável sem exigir nenhuma intervenção contínua da UCP.

5.1 Dedução Analítica do Período e Frequência do PWM

O Timer2 é incrementado a cada ciclo de instrução dividido pelo Prescaler do Timer2 ($1,4\text{ ou }16$). O contador TMR2 é comparado continuamente com o registrador de período PR2.

Quando $TMR2$ atinge o valor de $PR2$:

1. A saída do comparador reseta o contador $TMR2$ para zero;
2. A saída do pino PWM é colocada imediatamente em Nível Lógico Alto ($1$);
3. O ciclo reinicia.

O período total do sinal de saída $T_{PWM}$ e sua correspondente frequência fundamental $f_{PWM}$ são dados por:

$\boxed{T_{PWM}=[(PR2)+1]\cdot 4\cdot T_{osc}\cdot {\text{Prescaler}}_{TMR2}=\frac{4\cdot (PR2+1)\cdot {\text{Prescaler}}_{TMR2}}{F_{osc}}}$

$\boxed{f_{PWM}=\frac{1}{T_{PWM}}=\frac{F_{osc}}{4\cdot (PR2+1)\cdot {\text{Prescaler}}_{TMR2}}}$

5.2 Dedução da Largura de Pulso (Duty Cycle)

A largura de tempo em que a saída permanece em nível alto ($T_{ON}$) é controlada por uma palavra digital de 10 bits formada pelo registrador de 8 bits CCPRxL (bits mais significativos) concatenado com os bits 5 e 4 do registrador CCPxCON (os 2 bits menos significativos):

$\boxed{T_{ON}=(CCPRxL:CCPxCON⟨5:4⟩)\cdot T_{osc}\cdot {\text{Prescaler}}_{TMR2}=\frac{(CCPRxL:CCPxCON⟨5:4⟩)\cdot {\text{Prescaler}}_{TMR2}}{F_{osc}}}$

O Duty Cycle Percentual ($D{C}_{\%}$) mede a fração do período em nível alto, proporcional à tensão média contínua entregue à carga:

$\boxed{D{C}_{\%}=\frac{T_{ON}}{T_{PWM}}\cdot 100\%=\frac{CCPRxL:CCPxCON⟨5:4⟩}{4\cdot (PR2+1)}\cdot 100\%}$

$\boxed{V_{\text{meˊd}}=D{C}_{\%}\cdot V_{DD}}$

5.3 Resolução Efetiva do PWM em Bits

A resolução em bits do conversor PWM define o número de degraus discretos de ajuste de duty cycle possíveis para uma dada frequência escolhida:

$\boxed{\text{Resoluc¸a˜o (bits)}=\frac{{\log }_{10}\left(\frac{F_{osc}}{f_{PWM}\cdot {\text{Prescaler}}_{TMR2}}\right)}{{\log }_{10}(2)}=\frac{\ln \left(\frac{F_{osc}}{f_{PWM}\cdot {\text{Prescaler}}_{TMR2}}\right)}{\ln (2)}}$

Para atingir a resolução máxima de $10\text{ bits}$ ($1.024$ degraus), o registrador $PR2$ deve ser carregado com $255$ ($PR2=255⟹PR2+1=256=2^8$, que multiplicado pelo fator $4=2^2$ perfaz $2^{10}=1.024$).

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6. Diagrama Arquitetural Consolidado

O diagrama técnico vetorial a seguir ilustra a cadeia de prescaler e estouro do temporizador, o mecanismo de salvamento de contexto na interrupção e o circuito gerador de PWM baseado na comparação entre TMR2, PR2 e CCPRx:

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7. Exercícios Resolvidos e Aplicações em Concursos

Exercício 1 (Petrobras - Engenharia Elétrica / CESGRANRIO)

Enunciado: Deseja-se projetar o acionamento de um motor CC industrial através de uma ponte H utilizando o módulo PWM de um microcontrolador com cristal de $F_{osc}=20\text{ MHz}$.

1. Calcule o valor exato a ser gravado no registrador de período PR2 e configure o Prescaler do Timer2 para produzir uma frequência de chaveamento de $f_{PWM}=20\text{ kHz}$ (fora da faixa audível humana).
2. Determine a resolução em bits do PWM resultante nessa frequência.
3. Dimensione o valor da palavra de 10 bits (CCPR1L:CCP1CON<5:4>) para impor uma tensão média contínua de exatamente $3,75\text{ V}$ no enrolamento do motor, sabendo que a tensão do barramento de alimentação do circuito lógico é $V_{DD}=5,0\text{ V}$.

Resolução Passo a Passo:

1. Cálculo de $PR2$ e Prescaler: Fórmula da frequência PWM: $f_{PWM}=\frac{F_{osc}}{4\cdot (PR2+1)\cdot {\text{Prescaler}}_{TMR2}}$ $20.000=\frac{20\times 10^6}{4\cdot (PR2+1)\cdot {\text{Prescaler}}_{TMR2}}$ $(PR2+1)\cdot {\text{Prescaler}}_{TMR2}=\frac{20\times 10^6}{4\times 20.000}=\frac{20\times 10^6}{80.000}=250$ Como $PR2$ é um registrador de 8 bits ($0\le PR2\le 255$):

   • Se adotarmos $\text{Prescaler}=1$: $PR2+1=250⟹PR2=249$ Como $249\le 255$, esta é uma solução perfeitamente válida e ideal, pois minimiza o prescaler e maximiza a resolução!

2. Resolução em Bits: $\text{Resoluc¸a˜o}=\frac{{\log }_{10}\left(\frac{F_{osc}}{f_{PWM}\cdot \text{Prescaler}}\right)}{{\log }_{10}(2)}=\frac{{\log }_{10}\left(\frac{20\times 10^6}{20.000\times 1}\right)}{{\log }_{10}(2)}=\frac{{\log }_{10}(1.000)}{0,30103}=\frac{3}{0,30103}\approx 9,966\text{ bits}\approx 10\text{ bits}$ O número total de passos discretos de largura de pulso é $4\times (PR2+1)=4\times 250=1.000\text{ nıˊveis discretos}$.

3. Cálculo do Duty Cycle e Valor da Palavra Digital: Duty cycle desejado: $D{C}_{\%}=\frac{V_{\text{meˊd}}}{V_{DD}}=\frac{3,75\text{ V}}{5,00\text{ V}}=0,75=75\%$ Valor decimal da palavra de 10 bits ($N_{PWM}$): $N_{PWM}=DC\times [4\cdot (PR2+1)]=0,75\times 1.000=750$ Decomposição do valor $750$ nos registradores:

   • Os 2 bits menos significativos vão para CCP1CON<5:4>: $750(\mathrm{mod}4)=2=10_2⟹CCP1CON⟨5:4⟩=10_2$
   • Os 8 bits mais significativos vão para CCPR1L: $CCPR1L=\lfloor 750/4\rfloor =187=10111011_2=0xBB$

$\boxed{PR2=249,\text{Prescaler}=1,\text{Resoluc¸a˜o}\approx 10\text{ bits (1.000 passos)},CCPR1L=187,CCP1CON⟨5:4⟩=10_2}$

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Exercício 2 (Marinha do Brasil - Corpo de Engenheiros)

Enunciado: Deseja-se implementar uma base de tempo de interrupção periódica exata de $10\text{ ms}$ ($0,010\text{ s}$) utilizando o módulo Timer1 de 16 bits de um microcontrolador operando com oscilador a cristal de $F_{osc}=8\text{ MHz}$.

1. Calcule a opção ótima de Prescaler para o Timer1 ($1,2,4\text{ ou }8$) e o valor inteiro a ser recarregado nos registradores TMR1H e TMR1L dentro da rotina ISR.
2. Explique detalhadamente por que o código de recarga dos registradores dentro da ISR introduz um pequeno erro de acumulação (drift) e apresente uma técnica de software para eliminar essa perda temporal.

Resolução Passo a Passo:

1. Dimensionamento do Timer1: Período do ciclo de instrução com $F_{osc}=8\text{ MHz}$: $T_{cy}=\frac{4}{F_{osc}}=\frac{4}{8\times 10^6\text{ Hz}}=0,5\mu \text{s}$ Número de ciclos de instrução correspondentes a $10\text{ ms}$: $N_{\text{ciclos}}=\frac{10\times 10^{-3}\text{ s}}{0,5\times 10^{-6}\text{ s}}=20.000\text{ ciclos de Tcy}$ Como $20.000<65.536$, o contador de 16 bits acomoda o intervalo diretamente com $\text{Prescaler}=1$: $\Delta N=\frac{20.000}{\text{Prescaler}}=\frac{20.000}{1}=20.000\text{ incrementos}$ Valor a ser pré-carregado no Timer1: $TMR{1}_{\text{inicial}}=65.536-20.000=45.536$ Convertendo para hexadecimal: $45.536=0xB1E{0}_{16}⟹TMR1H=0xB1,TMR1L=0xE0$

2. Análise do Drift de Recarga e Mitigação:

   • Causa Física do Drift: Ao ocorrer o estouro, a CPU leva alguns ciclos de instrução para salvar o contexto e saltar para a ISR. Quando o código executa TMR1H = 0xB1; TMR1L = 0xE0;, o ato de escrever nos registradores do timer reinicia o prescaler interno e apaga os incrementos que ocorreram durante o atendimento da interrupção (cerca de 2 a 6 ciclos de máquina perdidos a cada $10\text{ ms}$). Ao longo de horas, esse erro acumula minutos de atraso em um relógio de tempo real!
   • Técnica de Compensação por Software: Em vez de atribuir o valor fixo com sobrescrita direta (TMR1 = 0xB1E0), utiliza-se uma soma algébrica com compensação de offset: $TMR1=TMR1+45.536+K_{\text{comp}}$ Onde $K_{\text{comp}}$ é uma constante calibrada correspondente ao número exato de ciclos de instrução gastos entre a entrada na ISR e a instrução de soma. Dessa forma, nenhum pulso do oscilador é perdido, mantendo precisão de quartzo ao longo de meses de operação contínua.